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1.操作符优先级
下表以优先级顺序列出了Verilog操作符。
2.Verilog中的大小(size)与符号
- Verilog根据表达式中变量的长度对表达式的值自动地进行调整。
- Verilog自动截断或扩展赋值语句中右边的值以适应左边变量的长度。
- 当一个负数赋值给无符号变量如reg时,Verilog自动完成二进制补码计算
实例:
module sign_size;
reg [3:0] a, b;
reg [15:0] c;
initial begin
a = -1; // a是无符号数,因此其值为1111
b = 8; c= 8; // b = c = 1000
#10 b = b + a; // 结果10111截断, b = 0111
#10 c = c + a; // c = 10111
end
endmodule
3.算术操作符
integer和reg类型在算术运算中,integer是有符号数,而reg是无符号数。
- 将负数赋值给reg或其它无符号变量使用2的补码算术。
- 如果操作数的某一位是x或z,则结果为x
- 在整数除法中,余数舍弃
- 模运算中使用第一个操作数的符号
四则运算符:
符号 | 意义 |
---|---|
+ | 加 |
- | 减 |
* | 乘 |
/ | 除 |
% | 模 |
实例:
module arithops ();
parameter five = 5;
integer ans, int;
reg [3: 0] rega, regb;
reg [3: 0] num;
initial begin
rega = 3;
regb = 4'b1010;
int = -3; //int = 1111……1111_1101
end
initial fork
#10 ans = five * int; // ans = -15
#20 ans = (int + 5)/ 2; // ans = 1
#30 ans = five/ int; // ans = -1
#40 num = rega + regb; // num = 1101
#50 num = rega + 1; // num = 0100
#60 num = int; // num = 1101
#70 num = regb % rega; // num = 1
#80 $finish;
join
endmodule
4.按位操作符
符号 | 含义 |
---|---|
~ | not |
& | and |
or | |
^ | xor |
~ ^ | xnor |
^ ~ | xnor |
按位操作符对矢量中相对应位运算。
regb = 4'b1 0 1 0
regc = 4'b1 x 1 0
num = regb & regc = 1 0 1 0 ;
当两个操作数位数不同时,位数少的操作数零扩展到相同位数。
a = 4'b1011;
b = 8'b01010011;
c = a | b; // a零扩展为 8'b00001011
实例:
module bitwise ();
reg [3: 0] rega, regb, regc;
reg [3: 0] num;
initial begin
rega = 4'b1001;
regb = 4'b1010;
regc = 4'b11x0;
end
initial fork
#10 num = rega & 0; // num = 0000
#20 num = rega & regb; // num = 1000
#30 num = rega | regb; // num = 1011
#40 num = regb & regc; // num = 10x0
#50 num = regb | regc; // num = 1110
#60 $finish;
join
endmodule
5.逻辑操作符
符号 | 含义 |
---|---|
! | not |
&& | and |
|| | or |
- 逻辑操作符的结果为一位1,0或x。
- 逻辑操作符只对逻辑值运算。
- 如操作数为全0,则其逻辑值为false
- 如操作数有一位为1,则其逻辑值为true
- 若操作数只包含0、x、z,则逻辑值为x
逻辑反操作符将操作数的逻辑值取反。例如,若操作数为全0,则其逻辑值为0,逻辑反操作值为1。
实例:
module logical ();
parameter five = 5;
reg ans;
reg [3: 0] rega, regb, regc;
initial
begin
rega = 4‘b0011; //逻辑值为“1”
regb = 4‘b10xz; //逻辑值为“1”
regc = 4‘b0z0x; //逻辑值为“x”
end
initial fork
#10 ans = rega && 0; // ans = 0
#20 ans = rega || 0; // ans = 1
#30 ans = rega && five; // ans = 1
#40 ans = regb && rega; // ans = 1
#50 ans = regc || 0; // ans = x
#60 $finish;
join
endmodule
6.逻辑反与位反的对比
符号 | 区别 | 含义 |
---|---|---|
! | logical | not 逻辑反 |
~ | bit-wise | not 位反 |
- 逻辑反的结果为一位1,0或x。
- 位反的结果与操作数的位数相同
逻辑反操作符将操作数的逻辑值取反。例如,若操作数为全0,则其逻辑值为0,逻辑反操作值为1。
实例:
module negation();
reg [3: 0] rega, regb;
reg [3: 0] bit;
reg log;
initial begin
rega = 4'b1011;
regb = 4'b0000;
end
initial fork
#10 bit = ~rega; // num = 0100
#20 bit = ~regb; // num = 1111
#30 log = !rega; // num = 0
#40 log = !regb; // num = 1
#50 $finish;
join
endmodule
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