DDR3 基础知识学习记录

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【SDRAM/DDR结构】之一 逻辑-bank_xue_faye的博客-CSDN博客

DDR结构理解_hunan4222的博客-CSDN博客_ddr结构

【SDRAM/DDR结构】之二 RANK_xue_faye的博客-CSDN博客_ddr rank

2  rank与bank （学习中，理解的不一定正确）

rank ：多颗物理内存芯片组合成rank

bank:单颗物理内存芯片内划分的逻辑bank.

单颗内存芯片，如：H5TQ2G6BFR ,DDR3手册里主要特性会写上8Banks。因为单颗内存芯片如果做成一个BANK，那么相同的容量下（单bank和多bank）行和列寻址线就会多很多位。正常的多bank情况下，有bank选取信号，行选信号，列选信号就方便多了

3 单颗内存芯片配置256Mx8 或者128Mx16 的意义

128Mx16   128M表示该芯片内存储单元的总数 16表示每个存储单元的容量（还表示该内存芯片的位宽 ？（待确认））  这个计算公式单位是bit。

4 行选和列选地址线是共用的，所以行和列的选择信号是分开发送的，另外还有bank选择信号。

5 DDR3  引脚整理

CK CK～  ： 一对差分信号 ，DDR3存储芯片的时钟输入，所有的地址和控制输入信号都在CK的上升沿和CK～的下降沿交叉位置采样。

CKE          : 时钟启用，高电平激活，低电平禁用，用于内部始终信号和输入buffer以及输出驱动。简单来说就是在对内存读写的时候需要拉高这个引脚。

CS  ~           : chip select ,拉高屏蔽所有命令。

ODT            ：On Die Termination，on Die,片上终端电阻，拉高启用DDR3的片上终端电阻。

对x4/x8的DDR3芯片，应用于每个DQ，DQS，DQS～以及DM/TDQS/NU/TDQS~,

对x16的芯片，应用于DQ，DQSU，DQSU～，DQSL，DQSL～，DMU DML，，当MR1被设置为禁用ODT，该引脚信号被忽略。

RAS～，CAS～，WE～：命令输入，这些信号定义了命令即将到来。

DM（8bit），DMU，DML(16bit)，输入数据掩码，DM是用于写入数据的输入掩码信号。在写访问期间，当DM与输入数据的采样高度一致时，输入数据被屏蔽。DM在DQS的两个边缘进行采样。对于x8设备，DM或TDQS/TDQS的功能由MR1中的模式寄存器A11设置启用。

BA0-BA2 ：Bank Address Inputs:定义了那个bank被激活，读写或者预充。

A0-A15 ：地址信号，提供命令的行地址，对读写提供列地址，以便对内存进行读写。A10 A12 可能还具有其他功能。

RESET～：

DQ ：数据输入输出，读写数据信号引脚, 双向数据。

DQU DQL

DQS,DQS~   *8bit的颗粒才有的引脚

DQSU,DQSU~   *16bit颗粒才有的引脚 （可以理解为2个8bit颗粒合并到一颗颗粒上，为区分这2颗，分为U-up  L-low）

DQSL,DQSL~     *16bit颗粒才有的引脚

数据闸信号：差分信号对，读数据的时候是输出信号，写数据的时候是输入信号，读数据的时候边缘对齐，写数据的时候中间对齐。

电源相关的几个引脚：

VDDQ ：DQ电源  1。5V+-0.075V

VSSQ：DQ地

VDD ：DDR主电源。

VSS ：地

Vrefdq: DQ参考电压

Vrefca:CA参考电压

ZQ：ZQ校准参考引脚。