P7 | spur-suppression PLL （TCAS II-2007-08）

Preface

PLL中的spur来源于两个方面：

1. 电路中的非理想效应，比如charge sharing，channel-length modulation和UP、DN电流之间的mismatch。
2. 由非理想效应带来的Vctr的ripple，从而带来spur。

根据上面的来源，一般有三种思路降低spur：

1. 想办法减小电路中的非理想效应，比如加OpAmp来降低CP的current mismatch。
2. 想办法等效提高reference的参考频率，比如之前写的论文笔记P1中提到的SFBPLL结构。
3. 想办法降低Vctr上的ripple。

Details of paper

本paper就是基于第3种思路对spur进行抑制。

该paper的PLL整体原理图如下：

一阶spur suppression的idea是将CP带来的$V_{ripple}$幅度减小，spur可降8dBc。
当环路没有锁定时，$\overline{LD}=1$，unlocked path工作。当环路锁定时，$\overline{LD}=0$，locked path工作。First spur suppression circuit 可以看作开关是由${\varphi }_1,{\varphi }_2$控制的S&H电路，不过H的时候LPF与C1重新分配电荷才会得到最终的电压输出，会使Vc1减小到Vc。最终传递的由CP mismatch 产生的Vctr ripple如最后一行所示，Vc幅度变小，产生的spur影响也会变小。
设置PRBS(pseudorandom-bit-string )信号的原因是随机化由${\varphi }_2$处开关injection & feed through带来的影响（将固定的freq变成很多谐波频率成分叠加的效果。进一步降低spur）这里的PRBS generator 相当于7bit随机序列产生器。

一阶spur suppression的idea是将CP带来的$V_{ripple}$频率double。
通过设置${\varphi }_2,{\varphi }_3$在不同时间打开，让两条支路的$V_{ripple}$分别减幅输出，最终叠加后就是$2f_{ref}$的Vc了。同样的道理，可以发展出3条支路$3f_{ref}$……依此类推。

思路可以，性能应该可以更好。

参考文献：C. Liang, H. Chen and S. Liu, “Spur-Suppression Techniques for Frequency Synthesizers,” in IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 54, no. 8, pp. 653-657, Aug. 2007, doi: 10.1109/TCSII.2007.896938.

btw. 这篇文章的spur surppression技术没看懂，加入了FF Path之后没有将太清楚，暂时标记一下，以后有时间了再看。
https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=8262662&tag=1