在这篇文
介绍了晶振的挑选与应用
这篇文章 则是介绍更重要的部分 Layout
在谈Layout之前 先谈摆放
因为晶振是压电材料
受到外力影响 例如板子弯折 振动
会使其相位噪声 谐波 以及频偏 都有所恶化
故摆放时 要远离板边 螺丝孔
至于要不要跟射频收发机 摆在PCB同一面
则要看原厂的要求
有些为了避免晶振的噪声 耦合到收发器
会要求放不同面
而晶振在Layout部分 有两大重点
一个是寄生电容 一个是热
这两者肯定是要极力避免
尤其是热 其重要性更大于寄生电容
因为寄生电容导致的频偏 如果不是太严重
可以靠校正 额外产生一组负载电容 补偿回来[1]
但温度产生的频偏 靠校正补偿的程度极其有限
线宽部分 以某原厂的设计为例
通常线宽都会设计成100奥姆
所以线宽约莫3.9 mil ~ 4.3 mil
而这么细的线宽 还有另一个用途
就是增加热阻 可以稍微阻隔芯片传过来的热
进而减缓因热导致的频偏
我们以两种方案的Layout来做说明
共通点是都采用GND Island的方式
也就是独立的地 不与其他电路共地
用意是隔绝噪声的传递
避免被其他电路干扰 也避免干扰其他电路 尤其是射频
至于下方挖空与否 左边是不挖 右边是挖两层
这分别代表两种处理热的策略
左边不挖 策略是”疏” 把热分散导到地
右边有挖 策略是”堵” 把热隔绝
因为金属传导热的速度 是FR4的1400倍
但两者的优点 也分别是缺点
左边固然可以把热分散导到地
但同样地 热也容易透过地 传到晶振
右边固然可以隔绝热
但同样地 一旦热传到晶振 就没有疏通的管道
当然 也许有人注意到
右边挖空 寄生效应比较小
但如前述 寄生效应造成的频偏
远不如热来的严重 透过校正 还可以补偿回来
否则 如果真这么关键 就不会有左图不挖的策略了
而右图不但挖空 也只有打两个GND Via
且这两个GND Via 同样不与其他电路共地
可说将隔绝热与噪声的策略 用到极致
但如前述 一旦热传到晶振 就会无法疏导
所以采用一个弹性的策略 预留0奥姆电阻 如红圈处
换言之 万一真的有热无法疏导情况发生时
就可以上件0奥姆电阻 与其他电路共地的意思
将热透过共地 疏导出去
但不共地的用意 就是为了隔绝噪声
换言之 一旦上件0奥姆电阻 也许热可以疏导出去
但很可能噪声的传递 会去干扰其他电路
来看一个案例
在这篇文章中
提到晶振因为与电源走在线的稳压电容共地
则晶振频率50MHz 透过电容共地 透过电源走线
流窜到收发器 与射频信号 产生交互调变
以至于射频信号左右两旁 都有交互调变产生的Spur
后来该电容拔掉 交互调变机制消失 Spur则大幅改善
故回到前述
一旦上件0奥姆电阻 很可能晶振频率 透过共地 会去干扰射频电路
因此0奥姆电阻 可以改放磁珠 将噪声转换成热能
而不放电感的原因是 因为晶振频率 一般都相当低频 例如50 MHz之类
电感如果要在50 MHz的频率产生高阻抗 其感值会非常大
意味着尺寸也会非常大 这对PCB空间极其有限的产品
是无法达成的
另外 由下图这个公式可知[2]
如果稍稍把负载电容(CL)调大 例如7pF -> 8pF
则频偏的幅度会下降
可用来缓解热造成的频偏
当然此时会有人问 依照这公式 那把负载电容 加到非常非常大
则频偏不就可以缩减到 非常非常小?
非也 因为依照这公式
负载电容 本身就会决定晶振频率
换言之 先求谐振频率正确 再求频偏小
如果一昧加大负载电容
使得谐振频率比预期小很多
例如一颗26 MHz的晶振 搞到谐振频率变成24 MHz
此时 就算频偏为零 也没有意义
再直接以下表作说明
晶振的总频偏 是由负载电容(包含寄生电容) 与热所贡献
当负载电容为正确值时 其热导致的频偏为5 ppm 总合为5 ppm
而负载电容稍稍加大时 其负载电容造成了1ppm的频偏
但热造成的频偏 缩减为3 ppm 总和剩下4ppm
5ppm -> 4ppm
故改善
如果把负载电容调太大 导致最后频偏总和 比没调的5ppm还大
那就失去意义了
所以一开始才说 “稍稍”把负载电容(CL)调大
这方法不是万灵丹 只能够做微调
参考文献
[1] XO Factory Calibration Software Training, Qualcomm
[2] Assessing the Effect of Load Capacitance on the Frequency of a Quartz Crystal
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