【入门-03】时钟系统

编辑：CrazyRabbit
日期：2022年7月27日

本文是英飞凌官方培训的笔记摘录，入门篇第三节课。

1. 时钟系统框图

时钟系统由多个部分组成，主要由时钟的生成（时钟源Clock Source），时钟的倍频（Clock Speed Upscaling），时钟的分配（Clock Distribution）和各个模块。

2. 时钟倍频

支持16~40MHz的外部晶振或陶瓷振荡器作为MCU的时钟源。

CPU运行的最大频率是300MHz，是外部晶振的10倍以上。芯片内部有2个PLL，分别是系统PLL和外设PLL。PLL的任务是将外部较低的时钟信号转换为内部较高的时钟信号，以最大化的利用芯片的性能。
两个PLL都有相应的死锁检测，当PLL死锁以后，会产生相应的信号，发送给SMU单元。当死锁以后，系统时钟会切换到Back-up Clock。Back-up Clock是内部产生的100MHz的备用时钟

3. 时钟的分配

在时钟产生和倍频以后，我们需要给每一个外设和CPU核心分配不同的时钟，以确保他们在功耗和性能方面处于最优的状态。

对于时钟的分配，系统被分为了若干个子时钟域，这样就可以对他们进行独立的时钟配置。时钟的分配是在时钟控制单元中进行的，他可以接受来自两个PLL倍频产生后的时钟。在死锁以后可以使用备用时钟，或者直接使用来自晶振的时钟。
这些时钟可以直接或经过降频以后分给各个时钟域。这种方法提高了系统的灵活性，可以给不同的模块独立的配置时钟。

4. 时钟的集成

AURIX包含了不同的时钟模块，允许非常灵活的时钟生成。进而达到性能和功耗的平衡，

锁相环，时钟分配单元（CCU），时钟生成单元（CGU）都和系统控制单元相连（SCU）。这样就确保了频率监控和确保了正确的安全措施被采用。