quartus II ：FIFO-modelsim、signalnap仿真

最新推荐文章于 2023-09-09 15:50:09 发布
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分类专栏： FPGA
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使用时肯定是先写入的，一次突发写，给出数据长度，写完长度以后，full信号有效了变高。
读的时候，读一个以后full信号就变低了。都读完了，空信号变高

1、端口在这里插入图片描述
2、例如我们定义了32个字节的fifo，则在最开始的时候empty为高，写入一个数据以后就变低了。当写完32个数据以后，full变高。读取一个字节以后，full再次变低。usedw标志fifo中还有多少个数据
3、写时序-modelsim
在这里插入图片描述
4、读时序-modelsim
在这里插入图片描述
5、signalnapII仿真
在这里插入图片描述

冬麻麻
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