mem/bus传输存储过程中正确性/纠错常用手段(用于卫星系统，ADAS)

目录

 

1.ECC ： Error check and Correction 纠错内存/纠错码 纠错内存

2.Parity check ：奇偶校验

3.Triple voting ：

4.Dual lock-step：

5.Function test

---

1.ECC ： Error check and Correction 纠错内存/纠错码 纠错内存

2.Parity check ：奇偶校验

3.Triple voting ：

属于Triple modular redundancy是一种3局2胜的概念，比如寄存器/mem输入给三个独立的通路，如果传输过程中有错误导致3个输入不完全一致，取多的作为输入Triple modular redundancy

4.Dual lock-step：

the architecture provides fault-tolerance only for the replicated tasks,为了高速且正确地处理来自传感器的大量信息，并确保其高可靠性，CPU内核（以240MHz运行）采用了双核锁步(Dual Core Lockstep)方式。因此，虽然看上去像是单核，但实际上是以锁步结构连接着两个核，在确认得出相同结果后再运行Dual-Lock-Step-architecture，可参考M. Baleani, A. Ferrari, L. Mangeruca, A.等人文档 “Fault Tolerant Platforms for Automotive SafetyCritical Applications” 已转存个人百度网盘https://yun.baidu.com/disk/home?errno=0&errmsg=Auth%20Login%20Sucess&&bduss=&ssnerror=0&traceid=#/all?vmode=list&path=%2F%E6%88%91%E7%9A%84%E4%B9%A6%E7%B1%8D%2F%E6%99%BA%E8%83%BD%E9%A9%BE%E9%A9%B6

Dual lock-step工作原理以下图的CPU为例：

CPU A Master和CPU A Checker组成一个dual lock step 结构。其中CPU A Master是主CPU 它会比Checker早上几个cyc启动，Master CPU的output会正常connect到其他ip，Checker的output和Master CPU的output delay signal 比对，当出现mismatch时，上报。Checker CPU的input是来自Master CPU的input delay数据。另外为了节省面积，Master 和Checker会共用memory。即将Checker 的读写memory信号和Master的读写memory信号比对，并将Master 的读数据delay返回给Checker。

作为一种基于硬件的可扩展解决方案，新型Lockstep Monitor锁步监测器通过检查关键系统核心单元的处理器内核是否在可靠、安全、无隐患地运行，显著地提高了其功能安全性。 UltraSoC灵活的半导体知识产权（IP）支持所有常见的锁步/冗余架构，包括双冗余锁步、分离/锁定、主系统/核查器、以及利用任意数量内核或子系统投票等全部模式。

参考面向自动驾驶和驾驶支持系统的高性能安全单片机， UltraSoC推出适用“任何处理器”的锁步解决方案

5.Function test

这个是DFT的测试，在卫星/ADAS要求很高的系统中需要更严格的测试