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高速接口基本概念
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cy413026
这个作者很懒,什么都没留下…
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共模电压(common mode voltage)和DC common mode
如果只有(Vp + Vn) / 2干扰,而没有(Vp - Vn) / 2的干扰(这就是所谓的共模干扰),共模抑制就会完全抑制它。如果只有(Vp - Vn) / 2 信号,而没有(Vp + Vn) / 2 信号(其实Vp和Vn都有信号,只是抵消而已),那便是我们非常熟悉的差分信号。在PCIE和USB等高速串行电路中 有DC common mode【DC共模,不是DC common模式等等的某种模式】的概念,实际也是差分电路的中涉及的概念。最简单的,Vp和Vn到底哪个代表了差分信号线上的“共模”电压?转载 2023-07-24 16:02:34 · 2586 阅读 · 0 评论 -
差分信号与差分时钟
其原因也在于差分参考时钟从晶振到SERDES IO的时候 噪声更小,而且可以减少共模漂移,这样的参考时钟品质更高,在实际给PLL使用的时候,PLL内部还是会先把差分时钟转为单端的同频时钟。2.在PLL中 比如PCIE/DP/USB这些高速接口中 会用到差分参考时钟。HDMI 2.0及之前的版本就可以不用差分参考时钟。1.高速链路中常用差分信号的形式传输数据和时钟。差分信号能很好的抑制噪声和共模漂移。原创 2023-07-21 10:03:36 · 819 阅读 · 0 评论 -
disparity/Running disparity(RD)和8b/10b线路编码
常见8b/10b , 64/66b, 128/130b, 128/132b都有各自的使用场景。使用 “不一致性(Disparity)”来描述编码中"1"的位数和"0"的位数的差值,比如5/6b编码。那么当前在选择线路编码的时候,如果RD = +1, 当前就选择-RD的线路编码;6'b100111:此时Disparity为-2 表示1比0多两个,认为是-RD的码型。+1代表位"0"比位"1"多:含义是前面一段传输过程中0比1多。-1代表位"1"比位"0"多:含义是前面一段传输过程中1比0多。原创 2023-07-21 10:04:05 · 715 阅读 · 0 评论 -
物理层一致性(Compliance Test)测试
如上图,采用N7015A Type-C 夹具和 N7018A 控制器,配合交换矩阵,完成所有连接后,运行在示波器上的N7018A 控制软件会自动设置 Type-C Alt Mode,切换 Type-C 接口为为 USB,DP或TBT 模式,N7018A 控制器可以输出LFPS 信令,配置 DUT 发出USB3.x 标准的测试码型,针对 Thunderbolt 和 DP 则分别需要Wilder 和 Unigraf 控制器配置测试码型。因为采用不同的码型进行测试,得出的测量结果也是不一样的。转载 2023-07-21 10:04:43 · 1835 阅读 · 0 评论 -
SSC时钟扩频的理解
类似于扩频通信,扩频时钟也是用一个较低的频率调制系统时钟,使得窄带的周期性系统时钟被有意扩展为宽带,基频和谐波所包含的峰值能量显著降低,在频域上的表现是产生一个具有边带谐波的频谱。一般来说频谱调制速率较低,可以实现频率平滑调制,减少调制后的时钟周期的抖动参数。由于像PCIE 这样的告诉串行总线,1.0的速率达到了2.5Gbps,2.0更是高达5Gbps,所以PCI SIG规定了扩展率为0~0.5%,调制频率为30~33kHz,这样不但满足了EMI的衰减要求,也兼顾了将扩频时钟带来的周期抖动最小化的要求。原创 2023-07-20 19:33:03 · 860 阅读 · 0 评论 -
128b130b的block alignment
如果收到了SDS,接收端就进入到locked phase。Unaligned Phase: 接收端退出Electrical Idle就进入这个状态,一般发生在data rate切换到128b/130b,或者退出低功耗状态,或者直接被directed到这个状态。Locked Phase:接收端在这个状态不再调整alignment,Data block在这个状态中接收,如果收到错误的sync header将返回到unaligned phase或者aligned phase。转载 2023-07-18 20:49:43 · 192 阅读 · 0 评论 -
预加重(pre-emphasis)和去加重(De-emphasis)
预加重技术就是在传输线的始端增强信号的高频分量,以补偿高频分量在传输链路中较大的衰减。由于信号频率的高低主要是由信号电平变化的速度决定的,所以信号的高频分量主要出现在信号的上升沿和下降沿处,预加重技术就是增强信号上升沿和下降沿处的幅度。去加重技术的思想跟预加重技术有点类似,只是实现方法有点不同,预加重是增加信号上升沿和下降沿处的幅度,其它地方幅度不变;加重分为预加重和去加重两种类型。去加重和预加重的目的都是尽量平衡高频分量和低频分量,以减少在传输链路中对高频分量衰减大于低频分量对最终结果的影响。转载 2023-07-18 20:35:57 · 1371 阅读 · 0 评论 -
什么是SSC(时钟扩频),为什么要时钟扩频
类似于扩频通信,扩频时钟也是用一个较低的频率调制系统时钟,使得窄带的周期性系统时钟被有意扩展为宽带,基频和谐波所包含的峰值能量显著降低,在频域上的表现是产生一个具有边带谐波的频谱。一般来说频谱调制速率较低,可以实现频率平滑调制,减少调制后的时钟周期的抖动参数。由于像PCIE 这样的告诉串行总线,1.0的速率达到了2.5Gbps,2.0更是高达5Gbps,所以PCI SIG规定了扩展率为0~0.5%,调制频率为30~33kHz,这样不但满足了EMI的衰减要求,也兼顾了将扩频时钟带来的周期抖动最小化的要求。转载 2023-07-18 20:22:59 · 2753 阅读 · 1 评论