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这个作者很懒,什么都没留下…
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关于div/mod除法和取余的化简及硬件实现
在硬件设计中常会用到整数之间的除法和取余操作,一般而言除法和取余的两个操作数都是变量时,这个算法的实现复杂度包括时间复杂度和空间复杂度是O(N)的,N是被除数和除数的最大位宽【这个复杂度的结论不一定是准确的】。对于有限常量集的div/mod,它们的复杂度可以做到o(logN).所以硬件在做div/mod的时候,如果发现除数或被除数是比较少的集合,可以不用变量除div/mod这种通用电路。时间复杂度体现在硬件实现上就是分多少次基础的加减计算上,基础计算越多就需要更多的clk,否则时序无法收敛。原创 2024-05-22 14:10:52 · 204 阅读 · 0 评论 -
芯片安全(security)
所谓镜像文件其实和rarZIP压缩包类似,它将特定的一系列文件按照一定的格式制作成单一的文件,以方便用户下载和使用,例如一个操作系统、游戏等。它最重要的特点是可以被特定的软件识别并可直接刻录到光盘上。其实通常意义上的镜像文件可以再扩展一下,在镜像文件中可以包含更多的信息。boot.img是Android系统启动所必须加载的文件。简单的说,boot.img包含两部分,分别为kernel 和ramdisk。所以理解boot.img就是包含Android启动的一个软件包。安卓系统中各镜像介绍。原创 2024-04-24 20:18:13 · 662 阅读 · 5 评论 -
功能安全safety的常见处理及评估
注意logicCopy是怎么做的为什么要错拍比较,不错拍比较会怎么样,以框图的形式给出。考虑为何mem和DDR用ECC?寄存器用parity?4.重要控制逻辑使用logicCopy。5.lock-step用在哪里。6.DDR的inlineEcc。3.寄存器使用parity。从复杂度和实现代价来说明。2.数据通路使用CRC。1.mem添加ECC。原创 2023-12-29 17:47:29 · 1084 阅读 · 0 评论 -
功耗类型总结和低功耗设计方法
6)动态电压频率调节:根据芯片所运行的应用程序对计算能力的不同需要,动态调节芯片的运行频率和电压(对同一芯片,频率越高,需要的电压也越高),从而达到降低功耗的目的。计算出系统工作需要的频率;1)降低供电电压:降低供电电压是一种减小功耗的基本方法,功耗与电源电压的平方成正比,但随着电源电压的降低,开关速度也会降低,同时将导致更多的噪声抗扰性问题。2)时钟门控:时钟门控是一种降低动态功耗的方法,为所选寄存器组停止时钟信号,这种方法的主要挑战是找到使用的最佳位置,并创建适当时间关闭和打开时钟的逻辑。转载 2023-10-30 15:02:53 · 374 阅读 · 0 评论 -
芯片设计进阶之路——Reset深入理解
复位网络具有非常大的扇出和负载,到达不同的触发器存在不同的延时,不满足复位恢复或者解除时间的情况下,就有可能在不同的触发器的不同时钟周期内进行解复位。仿真跟实际电路不同,仿真是“串行”的,仿真时控制信号的初始不定态会导致后续的控制信号结果都是不定态,也就是说,初始的不定态对控制通道是致命的。(数字系统一般分为数据通路和控制通路,数据通路一般是对输入的数据进行处理,控制通路则是对运行的情况进行操作),在实际电路中,只要输入是有效数据(开始的时候可能不是有效的),输出后的状态也是确定的;转载 2023-10-27 17:13:57 · 2319 阅读 · 0 评论 -
soc的clk和reset/rst/RDC及afifo复位
本节不去讨论同步复位与异步复位以及异步复位的reset_release,主要回答一下几个问题。原创 2023-10-27 16:09:27 · 1569 阅读 · 0 评论 -
RDC(reset domian cross)复位跨域
在芯片设计中,RDC是reset domain crossing 的缩写,类似于CDC(clock domain crossing), 由于现在SOC芯片是有很多ECUs组成,为了使整个系统能够快速从复位中恢复, 用户希望SOC里面每个ECU模块都可以有自己独立的异步复位信号,这样可以出问题的时候只复位有错误逻辑的模块,而其它模块保持正常工作。由于各个ECU的异步复位信号不一样,信号在他们之间传输就会出现RDC的问题,即信号从一个复位域被打拍或传输到另一个复位域,可能会带来亚稳态风险。转载 2023-10-27 16:00:45 · 2095 阅读 · 0 评论 -
后端/DFT/ATPG/PCB/SignOff设计常用工具/操作/流程及一些文件类型
上面的表格即显示了从RTL到GDS要做的工作,也列举了相应的工具。由于版本较为久远,并没有提到今年来出现的Fusion compiler,这是一个可以完成综合和PR的工具,功能相当于DCG+ICC2,后文后简单介绍。还少了一个lib转db的工具 Library compiler。另外会同时介绍STA工具PrimeTime;功耗分析的Redhawk;PR工具ICC2和物理验证---Physical Verification的Calibre.原创 2023-09-08 21:21:43 · 5142 阅读 · 0 评论 -
jgliu的博客推荐 rapidIO/DDR/SPI/I2C
1.rapidIO从基础到原理到实现都有很详细的介绍,虽然该高速接口在FPGA中用的较多,ASIC不常用,但通过rapidIO的学习 可以加深对高速接口的理解---主要是这一系列rapidIO的介绍过于详细。在博客园中发现一位博主的文章质量比较高。2.DDR3的一篇比较系统和详尽的博客。这里贴几篇感兴趣的文章地址。原创 2023-07-21 18:01:51 · 561 阅读 · 1 评论 -
模拟电路(PHY)的端接电阻(terminator)
因为在看PHY的文档中 常常提到Terminator,这里简单提一下。需要详细学习的可以参考以下两篇文章。端接电阻需要了解信号反射原理,端接只是手段,目的是为了得到符合工程需求的信号波形。端接电阻详解 信号完整系列 硬件学习笔记7_Tsd-Xu的博客-CSDN博客。(英语:electrical termination),是使。(英语:terminator),有时也称为。若传输线末端没有终端设备,会让讯号。准位,并让数位设备无法正常动作。,在数字系统上会造成不明确的。的末端的负载与传输线。原创 2023-07-13 16:06:08 · 1002 阅读 · 0 评论 -
timingPath/set_data_check和set_max_delay/set_multicycle_path
那么约束起效果后,结果就是dst_gray_code[3:1] 3bit信号到达寄存器D端的时间在dst_gray_code[0]到达D端时刻t的 [t-0.3 : t+0.4]范围内,这样对于grayCode来说是否可以呢?可以正向用set_max_delay+set_date_check来约束,分别设定某类接口的maxDelay和信号之间【clk,多bit数据,控制信号等】的skew。set_data_check 和set_max_delay是有很大区别的,约束,比如一些高速接口相关信号间的约束。原创 2023-07-07 20:34:52 · 2907 阅读 · 0 评论 -
异步电路后端实现流程(cdc signOff 后端做什么)
假设grayCode从fastclk clk_a同步到slow clk_b,考虑最恶劣情况,在clk_a中连续两个时钟clk_a(n-1)和clk_a(n)时刻分别有2bit发生了变化,由于设置了maxDelay为fastCLk的0.7倍,那么在采样clk_a(n)的bit变化时,这样公式(1,2,3)就是不可能满足的,所以在maxDelay的约束下 不可能在dst_clk采样的时候同时有两bit以上的变化不满足setup,也就是说最多只有1bit不满足setup,而单bit错采并不会引起功能错误。原创 2023-07-07 19:33:11 · 1560 阅读 · 0 评论 -
一种新的脉冲同步电路(利用异步复位/置位)
需要确认的是line19--line20---line27 的"&"上dstclk的同步释放复位信号rst_d_sync是否是必须的?常见的脉冲同步是将srcclk的脉冲展宽,同步到dstclk,再由dstCLK的同步后信号返回srcclk清src的脉冲展宽。下面的代码给出了一种新的思路。使用待同步的src_reg(高有效)做dstclk的异步置位信号。这样省去了来回握手的方式,减少了同步逻辑及同步时间。原创 2023-04-04 15:37:32 · 269 阅读 · 0 评论 -
音视频同步原理及实现
对于一个播放器,一般来说,其基本构成均可划分为以下几部分:数据接收(网络/本地)->解复用->音视频解码->音视频同步->音视频输出。基本框架如下图所示:为什么需要音视频同步?媒体数据经过解复用流程后,音频/视频解码便是独立的,也是独立播放的。视频:帧率,表示视频一秒显示的帧数。音频:采样率,表示音频一秒播放的样本的个数。从帧率及采样率,即可知道视频/音频播放速度。声卡和显卡均是以一帧数据来作为播放单位,如果单纯依赖帧率及采样率来进行播放,在理想条件下,应该是同步的,不会出现偏差。转载 2023-02-27 21:36:25 · 331 阅读 · 0 评论 -
线路编码(NRZ,NRZI,8B/10B,Manchester)与加扰
4B/5B编码是百兆以太网(即快速以太网)中线路层编码类型之一,就是用5bit的二进制数来表示4bit二进制数,映射方式如下表所示:为什么要进行4B/5B编码?在通信网络中,接收端需要从接收数据中恢复时钟信息来保证同步,这就需要线路中所传输的二进制码流有足够多的跳变,即不能有过多连续的高电平或低电平,否则无法提取时钟信息。Manchester(曼切斯特)编码可以保证线路中码流有充分的跳变,因为它是用电平从“-1”到“+1”的跳变来表示“1”,用电平从。转载 2023-02-27 21:18:46 · 7163 阅读 · 0 评论 -
TI的ADAS芯片TDA4VM介绍
v8 64 架构,可提供高级系统集成,以降低汽车和工业应用的系统成本。集成式诊断和功能安全特性满足 ASIL-B/C 或 SIL-2 认证/要求。该器件具有千兆位以太网交换机和 PCIe 集线器,可支持需要大量数据带宽的网络使用情况。最多四个 Arm Cortex-R5F 子系统可管理低级的时序关键型处理任务,并且可使 Arm Cortex-A72 不受应用的影响。对 Arm Cortex-A72 的双核集群配置有助于实现多操作系统应用,而且对软件管理程序的需求非常低。7处理器基于 Arm。原创 2023-02-22 20:58:49 · 3087 阅读 · 0 评论 -
TI的McASP接口多通道音频串行接口
McASP的数据线可以灵活的配置成输入或者输出,同步模式则根据具体接口设计来决定,可以配置成主模式(由内部生成帧同步、字同步、位同步)或者从模式(由外部提供帧同步、字同步、位同步)。疑问(本人):1)如果 AHCLK 使用 外部输入时钟信号AHCLKX_IN ,这种情况属于混合输入类型 ,如何连接音频芯片的时钟信号?由上图可以看出对于McASP接口的时钟(包括帧同步、字同步、位同步)是独立的,这也就意味着McASP可以设置输入输出不同采样率的数据。帧同步信号有两种不同的模式:突发模式、TDM模式。转载 2023-02-22 19:05:17 · 646 阅读 · 0 评论 -
高保证音频 HDA(High Definition Audio)
HDA介绍可参考High Definition Audio Specification。原创 2023-02-10 22:14:43 · 717 阅读 · 0 评论 -
HDMI 2.1 Fixed Rate Link (FRL) mode总览
由于在 FRL 架构下,是透过 Link Training 的方式来决定当下是要用甚么速率来传输讯号,HDMI 2.1 FRL 模式定义了六种信道速率让客户设计产品的规格(如表一)。除了影音传输的带宽升级,HDMI2.1 更新增了提升画面细致度的技术,HDMI2.0 推出的静态 High Dynamic Range (HDR),是对整部的影像做同样参数的处理,HDMI2.1 推出的动态 HDR (如下图十二),是可以针对每一段场景,甚至是每一帧的画面都做不同的处理,让影像更真实的呈现给观影者。转载 2023-02-10 21:49:24 · 3857 阅读 · 0 评论 -
片内和片间时间同步,时间戳
给出几个应用场景:GPS授时车载系统 传感器与处理器之间的时间同步汽车上的各个ECU基本都是实时性非常强的控制器,在关联ECU之间或ECU内部各个软件模块之间通常需要在大致同步的时间节拍上运行,特别是在某些高速场景,些微时间的偏差可能引发的后果是灾难性的。以ADAS系统为例,感知模块检测到一个障碍物,控制决策模块需要知道这个障碍物是在什么时间检测到的,以此作出响应。原创 2023-02-07 22:10:20 · 1703 阅读 · 0 评论 -
always块中时序逻辑 negedge rst_n和posedge rst实际电路
对于时序逻辑中的negedge rst_n和posedge rst复位,实际的电路是什么样呢?通过综合发现SDF前复位信号进入CD/SDN的取反都是用的普通INV cell,所以对于复位信号来说普通取反问题不大,但是这些取反只是在SDF之前的,SDFSYNC1RPQD1xxxxxVT :高复位,复位值为0。SDFSYNC1SNQD1xxxxxVT:低复位,复位值为1。1.低复位,复位值为0。2.低复位,复位值为1。3.高复位,复位值为0。4.高复位,复位值为1。原创 2022-12-22 19:58:48 · 4052 阅读 · 0 评论 -
tsmc 7nm工艺下用做syncCell的stdCell介绍
实际在项目中syncCell一版直接上ULVT,既然是SDF,就是带Scan的DFF,SN(set negative)是低置位,RP(reset positive)是高复位.既没有SN也没有RP的就是无复位寄存器。低置位: 复位信号为0有效,复位值置位为1;对应的复位端pinName为SDN (set data negative)高复位:复位信号1有效,复位值为0;不考虑VT,PWR,和track,电压等差别,整个工艺库下只有这三种。无复位:没有复位和置位信号,上电Q输出不可知。原创 2022-12-22 16:15:45 · 4152 阅读 · 0 评论 -
Verilog多bit同步,多bit之间稳定判断
还有一种需要握手的同步 先将src_valid同步到dst_valid,检测到dst_valid 产生dst_ack同步回src_ack,用src_ack清零 src_valid 这种方法常用在apb信号的同步 即只同步psel,penable。一个多bit信号的同步常用方法是使用demux方法,先将data数据的valid同步到dstClk,检测到valid_dst之后在采样data就可以了,此时data的多bit认为是已经稳定可采样。原创 2022-12-21 19:37:03 · 1143 阅读 · 1 评论 -
set_clock_groups/Logically Exclusive/Physically Exclusive Clocks/create_clock
虽然set_clock_groups的三种形式和set_false_path的作用效果是一样的 但是这些命令是各自用在不同的场景下,比如全部用set_false_path就体现不出clk group及同异步的概念。假设一个设计中有clk_a, clk_b, clk_c, clk_d, clk_e, clk_f共六个时钟。需要显式指定generated时钟的同异步关系。套用同异步的概念,六个时钟,只有 clk_a and clk_b和clk_c and clk_d是异步的其他两两之间都是同步时钟。原创 2022-10-24 22:02:09 · 7401 阅读 · 1 评论 -
verdi查看门级电路
有了门级网标,我们可以用designCompiler来查看门级电路,但是dc的setup比较慢,gui也没有verdi好用,所以可以使用verdi来查看门级电路。关于使用dc查看门级电路可参考这里介绍用verdi查看门级电路。原创 2022-09-27 00:03:20 · 3759 阅读 · 0 评论 -
HDMI与TMDS接口
目录1.HDMI是新一代的多媒体接口标准。2.HDMI向下兼容DVI3.TMDS: 最小化传输差分信号4.TMDS编码算法5.HDMI模块框图6.HDMI引脚定义7.程序设计1.VGA时序生成模块2.TMDS和CTRL编码模块(需要例化三对)3.并串转换模块(需要例化四对)4.单端转差分模块(需要例化四对)5.顶层模块附录(TMDS编码算法):以下文章摘自HDMI接口和TMDS传输标准详解https://blog.csdn.net/weiaipan1314/article/details/104173120转载 2022-06-20 21:01:08 · 2397 阅读 · 0 评论 -
MIPI的DSI接口(协议/时序/时钟计算) DPHY/CPHY
1.DPHY下的DSI接口可以参考以下几篇文章:液晶接口系列——MIPI之DSI协议讲解_carolven的博客-CSDN博客_dsi接口文章目录参考链接总述接口定义DSI分层物理层:通道管理层协议层应用层DSI支持的液晶类型DSI液晶屏的三种传输模式结语参考链接[笔记分享] [Display] MIPI 协议之DSIMIPI_DSI协议简要介绍别人的MIPI自学笔记[笔记分享] [Display] MIPI 协议之PHYMIPI-DSI 三种 Video Mode 理解总述作为嵌入式Android原创 2022-03-28 22:19:31 · 5504 阅读 · 0 评论 -
理解串口和并口
在区分串口和并口时会有如下的疑问:1.串口只有一根线吗2.串口需要时钟吗其实区分串口和并口的既不是串口有多少跟线,也不是串口是否需要时钟。而是判断多bit信号之间是否有严格的时序对齐要求。比如有8bit数据需要传输:有一个8bit并口,此时8bit同时在并口上传输,为了接收端能同一时钟正确的解析这8bit数据,就要求8bit数据在发送端偏斜在一定范围之内,且8跟传输线长度偏差在一定范围否则8bit信号走线延迟不同,会导致在接收端同一时钟不能正确解析8bit原数据。...原创 2022-03-28 22:03:30 · 1348 阅读 · 0 评论 -
同步复位与异步复位选择与比较
参考:同步复位与异步复位 - _9_8 - 博客园reset设计https://www.cnblogs.com/-9-8/p/5470769.html1.同步复位:优点1.在always模块中,并不会有reset的敏感列表。2.同步复位可以被综合为更小的FF,因为只需要在输入端D加入reset与门或者lib提供带同步reset的FF;3.同步复位可以对reset信号的小的glitch进行filter,防止metastable的产生;缺点1.同步复位需要一个pulse stre转载 2022-03-11 18:14:06 · 339 阅读 · 0 评论 -
MIPI之DBI\DPI\DSI\DCS简介
MIPI的液晶数据传输中涉及DWG(Display Working Group)工作组,该工作组提出了4种液晶规范分别为DBI(Display Bus Interface显示总线接口)、DPI(Display Pixel Interface...转载 2022-03-10 10:53:46 · 5231 阅读 · 0 评论 -
DP与HDMI、MIPI各种协议介绍、行/场消影&时钟计算
1. DP(display port)和HDMI这两种都是高速高质量多媒体传输协议。同时包括音视频的传输。2. MIPI的各种协议MIPI(mobileindustry processor interface)是为移动产业制定的一系列处理接口。在这里主要介绍视频图像相关的 CSI和DSI协议。CSI:camera serial interface。相机端的高速串行接口DSI:display serial interface 。显示端的高速串行接口Understanding .原创 2022-03-08 20:52:20 · 14732 阅读 · 1 评论 -
MMU和SMMU/IOMMU使用场景和区别,SMMU技术与cache
1.各种MMUMMU是memory manage unit 内存管理单元;SMMU是system memory manage unit 系统内存管理单元;IOMMU和SMMU的功能基本相同,只是不同厂商的叫法。2.各种MMU的使用场景MMU是cpu和各种处理器对应的内存管理单元;SMMU/IOMMU是DMA使用的内存管理单元2.1 各自的使用场景 2.1.1 地址转换MMU是处理器与内存之间的VA和PA的地址转换,个人理解是用户程...原创 2022-02-22 21:39:13 · 8939 阅读 · 0 评论 -
tsmc 12nm/7nm面积估计
目录1.mem面积估计1.1 t7 单口mem1.2 t7 双口单时钟mem1.3 t7下结论1.4 t12下结论2.带复位寄存器面积估计2.1 T12下有复位寄存器2.2 T7下有复位寄存器1.mem面积估计1.1 t7 单口mem不同形状的mem面积容量比差别较大,以下给出几种mem的面积容量比 单位mm2/MBdepth width 面积容量比(mm2/MB) 124 64 1.123 140 64 0..原创 2021-03-29 17:32:30 · 3362 阅读 · 0 评论 -
Verdi如何查看二维数组的波形
转自[Verdi]如何在Verdi中查看數組?如何Dump ALL Hierarchy wavefrom?如何在Verdi中查看數組的Wavefrom呢?如何Dump ALL Hierarchy的Wavefrom?如果需要Trace數組的值,需要在top中加入:$fsdbDumpMDA(); 如果需要Dump ALL Hierarchy的Wavefrom,需要在top中加入:$fsdbDumpvars(0); 將file_list中的-v Option全部拿掉,如: -v /proj/comm.转载 2020-12-19 10:37:11 · 4371 阅读 · 3 评论 -
apb/axi异步桥实现
1.基本异步处理电路1.1电平同步1.2脉冲同步现将脉冲变成电平,同步之后再恢复,1.下面是脉冲展电平的做法2.下面是电平恢复脉冲1.3异步fifo1.4demux同步DEBUX通过一个同步到目标时钟域的信号作为目标时钟域多比特数据更新的使能信号2.Qualifier synchronization其实和demux很相像,先选择一个quali...原创 2020-03-20 17:49:28 · 11327 阅读 · 1 评论 -
数字设计中的时钟与约束
转自http://www.cnblogs.com/IClearnerhttps://www.cnblogs.com/IClearner/p/6440488.html最近做完了synopsys的DC workshop,涉及到时钟的建模/约束,这里就来聊聊数字中的时钟(与建模)吧。主要内容如下所示: ·同步电路与异步电路; ·时钟/时钟树的属性:偏移(skew)与时钟的抖动...转载 2019-11-19 14:54:24 · 917 阅读 · 0 评论 -
soc中的多时钟设计/详细解释亚稳态/复位/毛刺/多bit同步问题/跨时钟设计原则
转自FPGA中的多时钟设计多种独立时钟在SoC(system-on-chip)设计中已普遍存在。很多SoC设备接有许多接口,这些接口根据标准运用了完全不同的时钟频率。很多现代的串行接口继承了片上其它接口的异步性;而有些则直接从输入数据流中继承时钟。通过设计主要的SoCs子模块运行独立的时钟解决大片子中的时钟脉冲相位差,已经成为一种趋势。由于这些原因,做SoC项目的设计人员一定会遇到多时...转载 2019-11-19 14:43:51 · 2072 阅读 · 0 评论 -
GlitchFree的时钟切换技术(glitchless clock mux GLCM)
0.下文给出了两种glitchFree的电路第一种电路图包含了DFT的相关控制,且是3级上升沿的寄存器打拍,知乎NingHeChuan给出的是两级寄存器分别使用下沿和上沿触发的寄存器打拍。需要分析两种做法的优劣。1.项目中实际使用的参考链接 百度网盘/芯片学习/典型电路2.知乎给出的方法摘自知乎NingHeChuanGlitch Free时钟切换技术多频时钟被用于芯...原创 2019-11-18 18:06:36 · 2217 阅读 · 0 评论 -
RTC(run time clock)实时时钟
目录1.一些说明2.转载内容一 RTC 概述二 RTC 发展历史三 RTC硬件结构(以当代RTC产品为例)四 RTC的软件控制五RTC的主要性能指标有:1.一些说明synopsys有RTC的IP,一整套的还有timer/Watchdog。RTC的标准时钟是32.768KHz。即计数器记到是1s。很多提到32K的时钟,实际频率应该就是32.768KHz。...原创 2019-11-18 17:34:41 · 7727 阅读 · 0 评论 -
亚稳态/异步电路/glitch(毛刺)/glitchFree clk切换的一些疑问及理解
0参考资料0.0 图文,公式详细介绍了什么是亚稳态/产生/消除/危害/稳定认识FPGA触发器的亚稳态浅谈IC设计中亚稳态的问题以及信号同步电路简单实现亚稳态与跨时钟域高级FPGA设计技巧!多时钟域和异步信号处理解决方案高级FPGA设计技巧!多时钟域和异步信号处理解决方案1.1 什么是亚稳态假设器件输出在电压0-VL认为数字逻辑0,VH-VDD之间认为是数字逻...原创 2019-11-14 15:23:16 · 7707 阅读 · 1 评论