时钟电路之晶体和晶振

概述
在数字电路中，数据的发送和接收都需要时钟作参考，数据可在时钟的上升沿采样，下降沿采样或者是上升沿和下降沿同时采样。
常用输入时钟信号都由晶体振荡器产生。在电子学上，通常将含有晶体管元件的电路称作“有源电路”，而仅由阻容元件组成的电路称作“无源电路”。晶体振荡器也分为无源晶振和有源晶振两种类型。无源晶振与有源晶振的英文名称不同，无源晶振为crystal（晶体），而有源晶振则叫做oscillator（晶振）。晶体需要借助于时钟电路才能产生振荡信号，自身无法振荡起来，所以“无源晶振”这个说法并不准确；有源晶振是一个完整的振荡器，其中除了石英晶体外，还有晶体管和阻容元件，因此体积较大，晶体和晶振结构上的差异决定原理图设计上的差异。
晶体振荡器的工作原理
1、石英晶体的特性
石英晶体之所以能作为振荡器使用，是基于它的压电效应：在晶片的两个极上加一电场，会使晶体产生机械变形；在石英晶片上加上交变电压，晶体就会产生机械振动，同时机械变形振动又会产生交变电场，虽然这种交变电场的电压极其微弱，但其振动频率是十分稳定的。当外加交变电压的频率与晶片的固有频率（由晶片的尺寸和形状决定）相等时，机械振动的幅度将急剧增加，这种现象称为“压电谐振”。

图1：石英晶体的符号、等效电路及特性曲线
图 1所示图形从左至右分别为石英晶体的代表符号、等效电路以后其电抗频率特性示意图。等效电路中C0为切片与金属板构成的静电电容，它的大小与晶体的几何尺寸、电极面积有关，一般约几个pF到几十pF。当晶体振荡时，机械振动的惯性可用电感L来等效，一般L的值为几十mH 到几百mH。晶片的弹性可用电容C 来等效，C 的值很小，一般只有0.0002～0.1pF。晶体振动时因摩擦而造成的损耗则用电阻R 来表示，它的数值一般为几十Ω。由于晶片的等效电感很大，而C 很小，R也小，因此回路的品质因数Q 很大，可达1000～10000。加上晶片本身的谐振频率基本上只与晶片的切割方式、几何形状、尺寸有关，而且可以做得精确，因此利用石英谐振器组成的振荡电路可获得很高的频率稳定度。
从石英晶体的电抗频率特性示意图可知，石英晶体有两个谐振频率，即
（1）当R、L、C 支路发生串联谐振时，其串联谐振频率为$fs=\frac{1}{2\pi \sqrt{LC}}$
（2）当频率高于fs 小于fd 时，R、L、C 支路呈感性，当与C0 发生并联谐振时，其振荡频率为$fd=\frac{1}{2\pi \sqrt{LC}}\sqrt{1+C/C0}=fs\sqrt{1+C/C0}$由于C<<C0,因此fs 和fd 很接近。
通常石英晶体产品所给出的标称频率既不是fs 也不是fd，而是外接一个负载电容CL 时的频率，由于CL 与C0 并联，所以此时$fd=\frac{1}{2\pi \sqrt{LC}}\sqrt{1+\frac{C}{C0+CL}}=fs\sqrt{1+\frac{C}{C0+CL}}<fd$
因此石英晶体振荡有两种模式，一种并联谐振模式，一种是串联谐振模式。
并联谐振
石英晶体作为振荡器的应用电路如图 5-2所示。这样的组成可以使石英晶体处于并联谐振模式，
其振荡频率为上述中的$fd=\frac{1}{2\pi \sqrt{LC}}\sqrt{1+\frac{C}{C0+CL}}=fs\sqrt{1+\frac{C}{C0+CL}}$
CMOS 反相器在芯片内体现为一个AB 型放大器，它将输入的电量相移大约180° 后输出；并且由石英晶体，RS，CL1 和CL2 组成的π型网络产生另外180°的相移。所以整个环路的相移为360°。这满足保持振荡的一个条件。其它条件，比如正确起振和保持振荡，则要求闭环增益应≥1。
反相器附近的电阻Rf 产生负反馈，因为此时的CMOS 反相器是一个真正意义上的反相器，即它的放大倍数趋近于无穷大，而要想构成一个振荡器，要求放大电路有一个合适的增益，这个增益并非越大越好，因此通常会加入反馈电阻降低电路的增益为一个合适的值，这就是加入电阻的作用。你在实际中遇到的不用并联电阻就可以工作的反相器，它本身的增益不是无穷大，而是一个相对合适的数值，这个反馈电阻Rf 电阻值很高，范围通常在500KΩ ~2MΩ 内，SMB 交换机的设计中此电阻的阻值通常取为1MΩ。
RS 是驱动限流电阻，主要功能是限制反相器输出，这样晶体不会被过驱动（over driven ）。过驱动会损坏晶体，要一直保证晶体消耗的功率在厂商说明书规定范围内。在实际的晶体电路设计中，如果晶体的消耗功率能保证在过驱动的范围内，RS 阻值可取0Ω 以便后续调整。
CL1 和CL2 组成晶体的负载补偿电容，在实际电路中晶体的负载电容还应包括PCB 上的扩散电容CS（包含PCB 走线上的寄生电容，晶体及芯片引脚上的寄生电容等），因此实际晶体的负载补偿电容为$CL=\frac{CL1\ast CL2}{CL1+CL2}+CS$。CS 一般为几个pF，CL1 和CL2 一般取相等的值，取值大小由晶体规格书给出的负载电容决定，使晶体电路的实际负载补偿电容尽可能和晶体规格书给出的负载电容相等。

图 2 石英晶体的并联谐振应用电路
串联谐振

图3：石英晶体的串联谐振应用电路
由于我们的设计中不涉及串联谐振电路，因此对于串联谐振模式在这只作简单介绍。串联谐振振荡电路其目的就是让晶体工作在串联谐振频率上，在晶体的反馈环路中没有电容。图 5-3所示的电路就是晶体工作在串联谐振的振荡电路，其中Cs 为可调电容，用于微调晶体振荡频率。根据晶体的等效电路，可得晶体新的串联谐振频率$fd=\frac{1}{2\pi \sqrt{LC}}\sqrt{1+\frac{C}{CS}}$，并考虑C<< Cs，可得电路的串联谐振频率为f≈fs。
石英晶体振荡器的主要参数
1、负载频率：在规定的负载电容下晶体的振荡频率即为负载频率 。负载频率是晶体技术条件中规定的频率，通常标识在产品外壳上。需要注意的是， 晶体外壳所标注的频率，既不是串联谐振频率也不是并联谐振频率，而是在外接负载电容时测定的频率，数值界于串联谐振频率与并联谐振频率之间。所以即使两个晶体外壳所标注的频率一样，其实际频率也会有些偏差(工艺引起的离散性)。对晶体频率的测试用普通的示波器即可，除测试时钟的频率（FRE）外，需测试时钟的峰峰值（Vp-p）、上升时间（rise time）和下降时间（fall time）。
2、频率容差（Frequency Tolerance）：在规定条件下，基准温度(25± 3℃)时工作频率相对于标称频率所允许的偏差。一般用ppm（百万分之）表示。
3、频率稳定性（Frequency Stability）：在规定条件下，在工作温度范围内（如0~70℃）相对于基准温度(Refer 25℃)时工作频率的允许偏差。一般用ppm（百万分之）表示。值得注意的是，实际情况下我们用频谱仪测试的时钟频偏除了调整频差和温度频差因素之外，还与实际的负载电容的取值有关，因为调整频差和温度频差都是在规定条件下，即晶体负载电容等于负载频率下的负载电容得出的， 而实际晶体电容一般与负载频率下的负载电容有一定差异。
当实测时钟频偏不符合要求时，我们一般可以通过调整负载电容使频偏符合要求，电容调整的一般原则为（调整频偏时需保证其他时钟参数也符合要求）：当正偏过大时，应适当增大负载电容的值；当负偏过大时，应适当减小负载电容的值。
4、老化率（Aging）：在规定条件下，晶体工作频率随时间而允许的相对变化。以年为时间单位衡量时称为年老化率。一般用ppm（百万分之）表示，如±3ppm。
5、静态电容（Shunt Capacitance）：等效电路中与串联臂并接的电容，也叫并电容，通常用C0表示。
6、负载电容（Load Capacitance）CL：负载电容CL是与晶体一起决定负载谐振频率FL的有效外界电容。晶振元件相当于电感，组成振荡电路时需配接外部电容，此电容即负载电容。
7、串联等效电阻（ESR）Rr：串联谐振频率下的等效电阻，晶体规格书中会给出最大串联等效电阻。
8、驱动电平（Drive Level）DL：驱动电平(功率)是指晶体工作时消耗的有效功率。
晶体规格书中一般会给出晶体驱动电平的最小值和最大值，如最小值为0.01uW，最大值为500uW。在振荡回路中，驱动电平应大小适中，超过最大驱动电平会造成过驱动，容易造成晶体损坏；小于最小驱动电平会造成欠驱动，会引起晶体不容易起振。
电路设计举例
1、Crystal（晶体）
使用晶体作为时钟源时，芯片内部都会集成反向放大器，举例电路如图 4所示：

图 4 Crystal（晶体）时钟电路设计举例
在图 4所示的电路中，C1、C2是负载补偿电容（对应图 5-2中的CL1、CL2）、R1是反馈电阻，当晶体不起振或中心频率偏移时可以调节这些元件的取值，在许可范围内，C1、C2取值越小越容易起振，C1、C2取值越大频率越稳定，但起振时间越长。R2作为限流电阻，需根据芯片本身的特点取值，当出现时钟输出波形波峰和波谷两端被削平变成方波时，则说明晶体已被过分驱动，应增大R2的阻值。XTAL_IN和XTAL_OUT分别连接芯片内部反向放大器的输入端和输出端。
2、Oscillator（晶振）
Oscillator（晶振）的时钟电路举例如图 5-5所示。图 5-5所示电路中晶振共有四个引脚，分别是1号引脚OE使能引脚，此引脚悬空或者接高电平晶体才会有时钟输出，2号引脚GND接地，3号引脚为时钟输出引脚，R32取值33Ω作源端匹配，吸收发射改善时钟输出波形，设计预留电容C51是为了如果晶振输出存在EMI等问题时有个可调手段（在晶振容性负载的许可范围内，此电容越大越能改善EMI问题），4号引脚VDD为电源输入引脚，目前存在的晶振电源输入有3.3V、2.5V和1.8V输入。

图 5 Oscillator（晶振）时钟电路设计举例
3、PCB Layout 注意事项
时钟电路为高速电路，对Layout 要求较高，设计时应注意以下方面：
1、 使晶振（或晶体）与 IC之间的信号线尽可能保持最短。如果线路太长，会使时钟信号对EMC、ESD 与串扰产生非常敏感的影响。而且长线路还会给振荡器增加寄生电容。
2、 尽可能将其它时钟线路与频繁切换的信号线路布置在远离晶振（或晶体）连接的位置。
3、 时钟信号线下方要保证完整的地平面。