vivado软件仿真
`timescale 1ns / 1ps 仿真单位/仿真精度
reg :always
wire : assign
`timescale 1ns / 1ps
module tb_led_twinkle();
//输入
reg sys_clk1;
reg sys_rst_n;
//输出
wire [1:0] led;
//信号初始化
initial begin
sys_clk1 = 1'b0;
sys_rst_n = 1'b0;
#200
sys_rst_n = 1'b1;
end
//生成时钟
always #10 sys_clk1 = ~sys_clk1;//20ns周期
//例化待测设计
led_twinkle u_led_twinkle(
.sys_clk (sys_clk1),
.sys_rst_n (sys_rst_n),
.led (led)
);
endmodule
LIA硬件仿真
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2048数据深度,项目占用资源多的时候不能太大
width:位宽
用RAM读写数据,结果图