Xilinx LogiCORE AXI Verification IP (VIP)

简介

Xilinx LogiCORE AXI Verification IP (VIP)core是为了支持客户设计的基于AXI的IP的仿真而开发的。
AXI VIP是未加密的SystemVerilog源代码，由SystemVerilog类库和可综合的RTL组成。PG267

工作模式

(VIP)核心的使用方式如下:

• 生成 master AXI命令并写入负载
• 生成 slave AXI读负载和写响应
• 检查AXI事务的协议遵从性

AXI VIP有三种配置模式:

• AXI master VIP
• AXI slave VIP
• AXI直通VIP

特点

• 支持AXI3、AXI4和AXI4- lite三个版本的AXI协议
• 可以配置为AXI主，AXI从，和直接模式
• 可以配置为模拟消息传递
• 提供仿真AXI协议检查

应用

AXI VIP是为验证和系统工程师提供的，他们需要:

• 监视两个AXI连接之间的事务
• 生成AXI事务
• 检查是否符合AXI协议

实例

https://support.xilinx.com/s/topic/0TO2E000000YNxCWAW/axi-basics-series?language=en_US&tabset-50c42=2

使用方法

tb上必须有的东西

在为AXI VIP编写tb时，必须满足以下需求。否则，AXI VIP无法工作。

1. Create module test bench as all other standard SystemVerilog test benches.
   module testbench();
   …
   endmodule
2. Import two required packages: axi_vip_pkg and <component_name>_pkg.
   导入两个必需的包：axi_vip_pkg 和 <component_name>_pkg。 <component_name>_pkg 包括 AXI VIP 的代理类及其子类。 对