Xilinx LogiCORE AXI Verification IP (VIP)

已于 2022-02-07 15:07:26 修改
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分类专栏： FPGA 文章标签： fpga开发
于 2022-01-12 14:06:55 首次发布
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版权
Xilinx LogiCORE AXI Verification IP (VIP) 是为了支持基于AXI的IP仿真，提供AXI3、AXI4和AXI4-lite协议的支持。VIP有三种模式：主、从和直通，适用于验证和系统工程师进行事务监视、生成和协议检查。使用时，需在tb中创建代理，启动相应模式的VIP，如mst_agent.start_master()或slv_agent.start_slave()。
摘要由CSDN通过智能技术生成

AXI Verification IP

简介

Xilinx LogiCORE AXI Verification IP (VIP)core是为了支持客户设计的基于AXI的IP的仿真而开发的。
AXI VIP是未加密的SystemVerilog源代码，由SystemVerilog类库和可综合的RTL组成。PG267

工作模式

(VIP)核心的使用方式如下:

  • 生成 master AXI命令并写入负载
  • 生成 slave AXI读负载和写响应
  • 检查AXI事务的协议遵从性

AXI VIP有三种配置模式:

  • AXI master VIP
  • AXI slave VIP
  • AXI直通VIP

特点

  • 支持AXI3、AXI4和AXI4- lite三个版本的AXI协议
  • 可以配置为AXI主，AXI从，和直接模式
  • 可以配置为模拟消息传递
  • 提供仿真AXI协议检查

应用

AXI VIP是为验证和系统工程师提供的，他们需要:

  • 监视两个AXI连接之间的事务
  • 生成AXI事务
  • 检查是否符合AXI协议

实例

https://support.xilinx.com/s/topic/0TO2E000000YNxCWAW/axi-basics-series?language=en_US&tabset-50c42=2

使用方法

tb上必须有的东西

在为AXI VIP编写tb时，必须满足以下

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使用AXI Verifcation IP进行系统验证
weixin_30239339的博客
05-28 1313
一、关于xilinx验证 IP的介绍图片来自：https://china.xilinx.com/products/design-tools/vivado/verification-ip.html#overviewxilinx提供了很多验证IP，有用于仿真zynq核的zynq-vip，有用于仿真AXI行为的AXI Verification IP,有用于仿真AXI Stream行为的AXI Strea...
AXI 基础第 2 讲 - 使用 AXI Verification IP (AXI VIP) 对 AXI 接口进行仿真
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注：本文转自赛灵思中文社区论坛，源文链接在此。本文原作者为XILINX工程师。 以下为个人译文，仅供参考，如有疏漏之处，还请不吝赐教。 本篇 AXI 基础系列博文将介绍可用于对 AXI 接口进行仿真的赛灵思 AXI Verification IP。 AXI Verification IP (AXI VIP) 简介 赛灵思 AXI Verification IP (AXI VIP) 是支持用户对 AXI4 和 AXI4-Lite 进行仿真的 IP。它还可作为 AXI Protocol Checker
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通过学习和掌握AXI VIP的使用方法，在仿真环境中模拟AXI总线的行为，验证设计的正确性和性能。该学习笔记中的AXI总线仿真（VIP）部分涵盖了如何在Zynq平台上使用AXI VIP进行仿真测试，以确保设计符合AXI总线协议的要求。
【技术干货】手把手带你使用 Xilinx AXI VIP（附源码）
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使用Xilinx Verification IP验证自设计的AXI Lite Slave和Master端
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08-20 1303
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开发者分享 | AXI 基础第1讲-使用 AXI Verification IP (AXI VIP) 对 AXI 接口进行仿真
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点击“蓝字”关注我们赛灵思 AXI Verification IP (AXI VIP) 是支持用户对 AXI4 和 AXI4-Lite 进行仿真的 IP。它还可作为 AXI Protocol Checker 来使用。此 IP 只是仿真 IP，将不进行综合（它将在 Pass-through 配置中被连线所替代）。AXI VIP IP 核用途如下：生成 Master AXI ...
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The Xilinx LogiCORE™ IP Block Memory Generator (BMG) core is an advanced memory constructor that generates area and performance-optimized memories using embedded block RAM resources in Xilinx FPGAs....
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LogiCORE™ IP 是 Xilinx 提供的一种用于实现光纤通道功能的可编程硬件逻辑核心，它在 FibreChannelUser Guide v3.5 (UG136) 中被详细介绍了。该指南发布于2010年4月19日，尽管产品已停产，但其文档对于理解基于...
FPGA----UltraScale+系列的PS侧与PL侧通过AXI-HP交互（全网唯一最详）附带AXI4协议校验IP使用方法
qq_37912811的博客
08-05 2321
大家好，今天给大家带来的内容是，基于AXI4协议的采用AXI-HP通道完成PL侧数据发送至PS侧（PS侧数据发送至PL侧并没有实现，但是保留了PL读取PS测数据的接口）本实验完成了，PL侧自定义数据传输到PS侧，并在PS侧写加软件，完成了PL侧传入数据的求和功能，发挥了整个SoC的功能，为后续PL侧加速计算，PS侧数据分析奠定了基础。此外，Xilinx为方便用户调试AXI4协议，还提供了。配置好axi vip后，将下面这三根线引出，然后配追地址，需要注意的是，axi vip只有2M，因此不能大量读写数据。
AXI VIP简介
qq_40180061的博客
08-29 587
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AXI Slave VIP that control the delay between the AREADY and AVALID
定戒慧
01-29 1650
There are two variables in AXI Slave VIP that control the delay between the AREADY and AVALID:  MAX:     dw_vip_axi_port_configuration :: m_nMaxDelay   = 5000  MIN:      m_nAvalidAreadyDelay  = 0;
xilinx axistream VIP使用说明
qq_14843999的博客
01-03 679
xilinx axistream VIP使用说明
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