电平触发的D触发器 Verilog

D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。

真值表：

特征方差程：
verilog代码：

module d(clk,d,q);
input d,clk;
output q;
reg q;

always @(d,clk)
  if(clk)
    q <= d;
endmodule

测试程序：

`timescale 1 ns/1ps
module d_tb;
reg D,CLK;
wire Q;
d Df(CLK,D,Q);
always #10 CLK=~CLK;
initial
 begin
  D=1'b0;CLK=1'b0;
  #10 D=1'b1;
  #15 D=1'b0;
  #20 D=1'b1;
  #25 D=1'b0;
  #20