基于FPGA的4路抢答器verilog，quartus

名称：基于FPGA的4路抢答器verilog（代码在文末付费下载）

软件：Quartus

语言：Verilog

要求：

1.主持人具有最高优先级，实现4路公平抢答判决。

2.具有选手提前抢答和抢答成功指示。

3 .每个选手的分值采用1位数码管显示，主持人可以给指定1分或和减1分。

4.具有限时抢答功能。

代码下载：基于FPGA的4路抢答器verilog，quartus_Verilog/VHDL资源下载

代码网：hdlcode.com

部分代码展示

module qiangdaqi(
input clk,//10Hz
input reset_n,//复位
input start_key,//抢答开始
input add_score_key,//加分键
input sub_score_key,//减分键
input player_1_key,//抢答按键
input player_2_key,//抢答按键
input player_3_key,//抢答按键
input player_4_key,//抢答按键
output reg led_1,//抢答指示灯
output reg led_2,//抢答指示灯
output reg led_3,//抢答指示灯
output reg led_4,//抢答指示灯
output reg [7:0] HEX0,//数码管显示分数
output reg [7:0] HEX1,//数码管显示分数
output reg [7:0] HEX2,//数码管显示分数
output reg [7:0] HEX3//数码管显示分数
);

设计文档(文档点击可下载)：

1. 要求

主持人具有最高优先级，实现4路公平抢答判决。

具有选手提前抢答和抢答成功指示。

每个选手的分值采用1位数码管显示，主持人可以给指定1分或和减1分。

具有限时抢答功能。

2. 设计

主持人具有最高优先级，实现4路公平抢答判决。

具有选手提前抢答和抢答成功指示，抢答成功led亮，提前抢答led闪烁

设计初始分值为5分，每个选手的分值采用1位数码管显示，主持人可以给指定1分或和减1分。

具有限时抢答功能，主持人开始后20秒内抢答有效，超时抢答也用led闪烁指示

3. 工程文件

4. 程序文件

5. 程序编译

6. RTL图

7. 仿真图设置

8. 仿真图

整体仿真图

红框内仿真得是正常抢答的情况，主持人先reset，再按下启动按键开始，这时1号先抢答，led_1亮，回答正确后按下加一分按键，score1变为6分。

红框内仿真得是提前抢答的情况，主持人先reset，还没有按下start_key启动按键，这时2号先抢答，led_2闪烁亮。

红框内仿真得是超时抢答的情况，主持人先reset，再按下start_key启动按键，20秒内无人抢答如下图箭头处是计时20s处。20s后3号先抢答，led_3闪烁亮，表示抢答超时。

设计文档.doc