一个简单的用户接口转axi lite接口读写BRAM的例子
首先借用开源的axi_master模块,首先我用XHDL工具把VHDL转成了Verilog,并将其打包成了IP,名为axi_lite_master_vlog_v1_0。用户侧handshake接口如下所示,依次表示:写请求,读请求,写完成,读完成,写数据,写地址,读数据,读地址。当然要注意一下接口方向。axi lite master端接口如下所示:axi litemaster端...
原创
2019-12-07 17:44:33 ·
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