Xilinx FPGA配置clocking时钟动态相位输出

最新推荐文章于 2024-07-14 18:18:38 发布
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分类专栏： FPGA Xilinx 文章标签： 时钟动态相位 Xilinx FPGA
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开发平台基于Vivado2017.3，器件使用的是Kintex7。

先贴个时序图：

如何动态配置clocking输出时钟相位，首先在ip核设置界面，勾选Dynamic Phase Shift，在左侧接口总览里面可以看到多出来4个信号，psclk：用于相移控制信号的驱动时钟，psen：控制相位偏移的使能信号，psincdec：用于相位正负偏移的信号，1表示正向偏移，0表示负向偏移。最后psdone是相位偏移完成标志信号。权威的接口说明可以自行查阅xilinx 官方手册pg065。

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在第二页输出时钟最后勾选Use Fine PS，

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关注一下VCO的频率，一个psen高脉冲，输出相位偏移1/56个VCO周期。

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然后例化一下，写个testbench，我看clocking这个ip核的example中，psclk的频率设置的是100Mhz。仿真使用的Vivado自带的仿真器，因为Modelsim仿真时，psdone信号死活不拉高，估计是有BUG。

仿真波形如下，一个psen，输出时钟相位偏移20ps。刚好等于1/891Mhz/56

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专栏目录
IP CLOCK_WIZ动态重配置代码
08-10
XILINX VIVADO IP核clock_wiz的动态重配置代码，附带仿真。
FPGA之时钟相位的理解
05-01
有关FPGA的设计项目中经常需要用到多个时钟，有些辅助器件的控制时钟和驱动时钟具有不同的相时钟相位，因此本文对时钟的相位作了仿真及图示说明
基于Vivado clock wizard IP动态时钟配置
最新发布
weixin_43517955的博客
07-14 744
在FPGA PL端或PS端能动态配置时钟输出，时钟频率、相位、占空比可控。
xilinx mmcm输出时钟动态相位移动
qq_35510213的博客
08-18 3627
xilinx的时钟动态相位移动需要使用MMCM，同时使能 ps ，设置如下： 其输入端口为psclk ,psen ,psincdec ,输出psdonde psen每拉高一个psclk时钟，就相位就会变化1个tap，然后12个psclk时钟之后，psdone拉高，表示设置成功。 1个tap为相位移动时钟的VCO周期的56分之1. 举例： VCO时钟为1250Mhz ，那么1个tap的算法为： 1 000 000 000 000（ps)/1250 000 000 /56 = 14..
Xilinx 7系列 clock IP核的使用（三）
u011565038的博客
04-26 1712
本文仍然介绍Clocking Wizard的配置项，这些配置项不再包括输入时钟和输出时钟的具体信息，主要介绍其他时钟管理特性，如参数覆盖、扩频（Spread Spectrum）和抖动优化（Jitter Optimization）等。
时钟相移模块
weixin_44877786的博客
02-14 1404
时钟动态相移
FPGA Editor修改PLL时钟相位的简单方法
青春易逝，愿不负昭华，期待梦与远方
06-06 2328
对于已经编译综合且生成bit文件的工程来说，若果想要仅仅修改PLL的某个时钟相位，若是直接在PLL IP里修改的话，则需要重新进行编译，这将花费很长时间。 下面介绍一种简单的方法，来节省综合编译的时间。 在该工程的processes下面，选择place & Route --View/Edit Routed Design(FPGA Editro) 在左上角，file-- mai...
基于xilinx-MMCM输出时钟相位调整的实现
Multiroad的博客
03-16 3621
本文讲述了如何使用xilinx的mmcm进行输出时钟的动态相位设置。
FPGA之道——时钟处理单元
吉大秦少游
02-12 1648
文章目录前言背景PLLXilinx公司的锁相环结构简介Altera公司的锁相环结构简介DCM 前言 这个时间的FPGA发展可以说已经很成熟了，Xilinx早已推出了ZYNQ系列，并推出了新工具VITIS 2019.2，当然Vivado并没有淘汰也几乎不可能淘汰，VITIS 2019.2自然也内含了Vivado 2019.2. 对于FPGA中的时钟处理单元，或者说时钟管理单元，在7系列FPGA中，有我们最常见的MMCM以及PLL，这在FPGA工程中，建立时钟IP核时可以清晰的看到。 至于更早期的时钟处理单元，
动态相位调整技术在FPGA中的设计与实现
07-20
提出一种基于FPGA的动态相位调整实现方案。在高速数据传输接口中，由于数据窗缩小以及传输路径不一致，造成数据和时钟信号在FPGA的接收端发生位偏移和字偏移。动态相位调整技术根据当前各数据线物理状态，对各信号线动态进行去偏移操作，克服了静态相位调整中参数不可再调的缺点，使接口不断适应外部环境的变化，从而保证数据的可靠传输。
小梅哥Xilinx FPGA学习笔记18——专用时钟电路 PLL与时钟向导 IP
m0_51430584的博客
12-27 2877
IPIntellectual Property）即知识产权，简言而之，IP即电路功能模块。IP核在数字电路中常用于比较复杂的功能模块（如FIFORAMFIR滤波器、SDRAM控制器、PCIE接口等）设计成参数可修改的模块，让其他用户可以直接调用这些模块。IP核有三种不同的存在形式：HDL 语言形式---（软核）硬件描述语言;可进行参数调整、复用性强；布局、布线灵活；设计周期短、设计投入少网表形式---（固核）完成了综合的功能块；
Xilinx FPGA的专用时钟引脚及时钟资源相关
weixin_33912246的博客
06-25 4892
主要参考了https://www.eefocus.com/liu1teng/blog/12-02/237897_4533d.html、Xilinx UG471、UG472以及Xilinx Forum上的一些问答，在此一并表示感谢。 ----------------------------------------------------------------------------------...
Xilinx FPGA时钟资源的使用
Guchen666的博客
06-02 3999
赛灵思FPGA时钟资源的类型：DCM、PLL、PMCD、MMCM DCM：数字时钟管理器 PLL：锁相环 PMCD：相位匹配时钟分频器 MMCM：混合模式时钟管理器 DCM实际上就是一个DLL（延迟锁相环），可以对输入时钟进行相位移动，补偿，产生倍频和分频时钟，但是5以及以后的产品不用了。DCM适用于实现延迟锁相环（DLL）、数字频率综合器、数字移相器或数字频谱扩展器。 DCM还是镜像、发送或再缓冲时钟信号的理想选择。 PLL相对于DCM，除了不能相移时钟，其它的都一样，但是PLL产生时钟的频率比DCM更加
7a系列mrcc xilinx_XILINX 7系列FPGA_时钟篇
weixin_39529443的博客
12-21 224
目录一览0.转载说明1.时钟结构简介2.时钟区域简介3.时钟操作法则4.CMT简介0.转载说明FPGA开发，不知道所使用组件的特性，怎能开发出优秀的设计呢！！！老早就想整理7系列FPGA的时钟结构，发现“小青菜哥哥”这位博主整理得非常棒，因此就转载整理合并过来，供大家参考，当然这篇文章基本就是点到为止，更多细节内容还需要查阅原文官方文档7 Series FPGAs Clocking Resourc...
【 FPGA 】时钟简介
热门推荐
Reborn Lee
11-26 1万+
时钟，时序逻辑的心跳 在时序逻辑中，正是时钟信号将各个存储单元中的数据一级一级地推动下去，如果时钟信号突然停止，那么整个时序逻辑也将陷入瘫痪，因此，时钟就好像时序逻辑的心跳一样，那么重要却又平常的存在着。 几乎所有的FPGA设计都是时序逻辑，就意味着几乎所有的FPGA设计都离不开时钟，时钟之于时序逻辑，好比空气之于众生。因此，要确保FPGA设计成功，就先要确保时钟信号成功。 如果要评判FPG...
低成本FPGA中实现动态相位调整
weixin_30477293的博客
03-13 1116
在FPGA中，动态相位调整(DPA)主要是实现LVDS接口接收时对时钟和数据通道的相位补偿，以达到正确接收的目的。ALTERA的高端FPGA，如STRATIX(r) 系列中自带有DPA电路，但低端的FPGA，如CYCLONE(r)系列中是没有的。下面介绍如何在低端FPGA中实现这个DPA的功能。 实现架构 在LVDS输入接收时，时钟和数据的相位可能是不确定的，因此我们需要将时钟的相位作...
基于Kintex-7 FPGA的CameraLink视频开发案例｜Kintex-7/ZYNQ，支持Base与Full模式
创龙，嵌入式一体化解决方案商
01-28 3352
前言 CameraLink协议 CameraLink协议是一种专门针对机器视觉应用领域的串行通信协议，它使用低压差分信号(LVDS)进行数据的传输和通信。CameraLink标准是在ChannelLink标准的基础上多加了6对差分信号线，其中4对用于并行传输相机控制信号，另外2对用于相机和图像采集卡之间的串行通信(本质就是UART的两根线)。 CameraLink标准的视频传输模式分为三种：Base模式、Medium模式、Full模式。其中每个端口为8位数据，CameraLink标准的规定标准时...
【Vivado那些事儿】动态时钟的使用
OpenFPGA的博客
07-05 986
时钟是每个 FPGA 设计的核心。如果我们正确地设计时钟架构、没有 CDC 问题并正确进行约束设计，就可以减少与工具斗争的时间。但对于某些应用，我们希望能够更改某些IP中的时钟频率。其中一个例子是在图像处理管道中，输出分辨率可以动态变化，从而需要改变像素时钟。众所周知，我们可以在 Zynq SoC 和 Zynq MPSoC 中使用结构时钟并在运行时更改结构时钟的频率。但是，如果我们在 Zynq 或...
FPGA基础知识+基本协议总结(时序篇)
qq_52185589的博客
06-04 1056
FPGA基础知识，面试题
Xilinx 7系列FPGA时钟资源使用规则和设计指南
Xilinx 7系列FPGA时钟资源使用规则 Xilinx 7系列FPGA时钟资源是 FPGA 设计中非常重要的一部分，对于 FPGA 的时钟系统设计和实现有着至关重要的影响。了解 Xilinx 7系列FPGA时钟资源的使用规则对于 FPGA 设计者的...
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