dimples_Song的博客

Xilinx FPGA MicroBlaze实现一个串口命令行

FPGA设计中数据跨时钟处理

例子来自《Quartus Prime TimeQuest Timing Analyzer Cookbook》讲了关于如何约束I/O管脚delay的问题。大致思路是，约束实际的时钟和生成虚拟的时钟，设置硬件delay参数，根据input delay 和output delay的计算公式进行约束。以下为原文。Input and Output Delays with Virtual ClocksAll input and output delays should reference a virtu..

Quartus中使用SignalTap观察被优化的reg与wire信号参考博客我的理解笔者使用的方法不足之处参考博客可以先看一下参考博客，讲的还算很详细。https://www.cnblogs.com/oomusou/archive/2008/10/17/signaltap_ii_reg_wire.html我的理解参考博客中讲到，为了防止Quartus工具优化我们定义的wire和reg信号，可以在其定义前加约束，例如wire信号如下约束：(* keep *)wire a;或者wire

首先借用开源的axi_master模块，首先我用XHDL工具把VHDL转成了Verilog，并将其打包成了IP，名为axi_lite_master_vlog_v1_0。用户侧handshake接口如下所示，依次表示：写请求，读请求，写完成，读完成，写数据，写地址，读数据，读地址。当然要注意一下接口方向。axi lite master端接口如下所示：axi litemaster端...

有符号数的2进制表示方法是：最高位表示符号位，‘1’表示负数，‘0’表示正数。 通常负数以补码的形式出现。例如一个4bit数，首先它能够表示的有符号数的范围从-8~7。-8的二进制补码值为4'b1000，-7的二进制补码值为4'b1001...，正数的二进制补码等于它本身，即2的二进制补码值为4'b0010。 关于有符号数的Verilog写法如下：...

保存：（write_hw_ila_data + 路径 + [upload_hw_ila_datahw_ila_*]）write_hw_ila_data F:/work/17_vpss_debug/vid_vpss_vpm/top.srcs/sources_1/ila/fpga_wr_wave [upload_hw_ila_data hw_ila_4]读取：（read_hw_ila_data ...

1、Tools -->Settings2、如下图3、下图位置填入 D:/Program Files/Sublime Text 3/sublime_text.exe [file name]:[line number] ，前面是路径，后面是固定格式。4、与Notepad++等文本编辑器关联也是参照此方法...

开发平台基于Vivado2017.3，器件使用的是Kintex7。先贴个时序图：如何动态配置clocking输出时钟相位，首先在ip核设置界面，勾选Dynamic Phase Shift，在左侧接口总览里面可以看到多出来4个信号，psclk：用于相移控制信号的驱动时钟，psen：控制相位偏移的使能信号，psincdec：用于相位正负偏移的信号，1表示正向偏移，0表示负向偏移。最后psd...

        项目上用到图像拼接，输入的视频流要存DDR3，做个DDR3的Modelsim仿真。软件版本用的Vivado2017.3，这个版本生成的Modelsim仿真库好像跟Modelsim10.6版本才兼容。常用的Modelsim仿真库如下四个：secureip，unifast_ver，unimacro_ver，unisims_ver。       接着我上一篇转载的博客《Modelsi...

转载：http://xilinx.eetrend.com/blog/19492.1.6 SelectIO资源Spartan-6有丰富的I/O资源，包括SelectIO和RocketIO。Spartan-6每个I/O片（Tile）包含两个IOB、两个ILOGIC2、两个OLOGIC2和两个IODELAY2，见图2-37。在这一小节里，分以下几个方面介绍Spartan-6的SelectIO资源。Sel...

1、发送卡连接视频发送设备，例如笔记本hdmi接口或者显卡的hdmi接口，设置输出分辨率为1024×768。2、桌面右击‘图形选项’-->’屏幕适配’-->’内置显示器‘-->’图像居中’，‘图形选项’-->’屏幕适配’-->’数字式显示器‘-->’保持显示缩放比‘。3、如果右键菜单没有图形选项，自行百度进行添加。4、本次调试制作了一幅1024×768的图像，前...

转自：https://blog.csdn.net/times_poem/article/details/51324671转载收藏学习一下。Xilinx ISE开发工具中的ChipScope工具就相当于AlteraQuatusII中的SignalTap II，能够捕捉FPGA内部的信号，方便了调试过程。随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析...

通常Xilinx FPGA时钟二选一用如下原语实现，其中S为时钟选择输入，I0和I1为两路时钟输入，O为一路时钟输出。 BUFGMUX #( ) BUFGMUX_inst ( .O(O), // 1-bit output: Clock output .I0(I0), // 1-bit input: Clock input (S=0) .I...

set_property BITSTREAM.CONFIG.UNUSEDPIN Pulldown [current_design]set_property BITSTREAM.CONFIG.UNUSEDPIN Pullup [current_design]set_property BITSTREAM.CONFIG.UNUSEDPIN Pullnone [current_design]以上语...

        常规的FPGA调试都是基于单个模块仿真、在线调试，调试通过了再集成到工程里。有时候单个仿真没问题，在线调试也没问题，但是一集成到工程里面就各种莫名其妙各种结果出不来，关于这类事件总结为以下3点：1、时钟是否安排到位？2、复位是否安排到位？3、管脚、时钟等一系列约束是否约束到位？        基本上以上3点都是致命伤。。。。。。推荐在FPGA设计中，未使用引脚一定要...

        本次调试的工作主要是尝试视频标准行场同步信号转AXI4 Stream再转行场数据信号输出。调试的目的在于Xilinx官方好多关于图像处理的Example，其中的视频流格式都是AXI4格式的，故学习一下。        下图为本测试工程Block设计图。其中Constant0的输出固定值0，Constant1输出固定值1。clk_wiz模块就用了一个locked信号，本来是尝试p...

原文地址：https://www.cnblogs.com/sepeng/p/6525366.html Vivado中的MIG已经集成了modelsim仿真环境，是不是所有IP 都有这个福利呢，不知道哦，没空去验证。　　第一步：使用vivado中的MIG IP生成一堆东西 ，这个过程自己百度。或者是ug586有step by step 的，so easy。 生成...

原文链接：http://blog.sina.com.cn/s/blog_50363a790102w7xc.html1.Spartan6 FPGA中， PLL产生的时钟不能直接连到FPGA的通用I/O上；2.如果硬件已经连上了，可通过在PLL输出与通用I/O之间增加ODDR2模块缓冲来解决。3.ODDR2与PLL模块可放在一个V文件中。4.ODDR2模块如下：  ODDR2 #(