read_verilog在读取参数化verilog时有bug。建议使用analyze+elaborate来读取设计较好。
source ./scripts/add_file.tcl
elaborate $TOP_MODULE -architecture verilog
read_verilog在读取参数化verilog时有bug。建议使用analyze+elaborate来读取设计较好。
source ./scripts/add_file.tcl
elaborate $TOP_MODULE -architecture verilog