【芯片前端】一键上手——基于DC的简易verilogHDL RTL综合环境

前言

有关于RTL的环境，之前曾做过一键编译环境：

【验证小白】编译、仿真与波形 —— 基于VCS的通用superbench平台搭建

以及自动生成简易验证平台：

【芯片前端】一键生成简易版本定向RTL验证环境的脚本——auto_verification

如有不完善的地方请多多指正。

在编译的事情研究的差不多之后，我就想研究研究综合环境，读研时候照着教程写过一个简单的：

linux下的EDA——DC使用

但是真正能实战的综合环境比书本上要难很多，所以我一直研究不透，所以只好拿来他处的综合环境，根据自己的理解进行修改调整，顺便将用户配置项提取，辅助以简单脚本，最终做成了这个一键上手的基于DC的简易verilogHDL RTL综合环境，资源在文末。该环境的缺陷是暂不支持多时钟域，支持多时钟域的时钟我会后续发布。

环境配置

功能结构

[xiaotu@xiaotu-eda ~/my_work/dc