vivado：debug状态下无法抓取数据。（已解决）

这两天搞一个小项目，里面用到了SPI，时钟频率很低，我就设置了10MHz。结果，我在VC707的板子上跑。崩溃呀，跑都跑通了，但是用debug，怎么也抓取不到波形。一度怀疑是vivado 2017.4又存在重大bug。

然后，仔细看了看他的报错内容。说我的设计与器件不匹配dismatch。。。然后建议我三点。留意到第三点的时候，我发现有问题了。第三点是说：建议我把ila模块时钟调整到超过JTAG时钟的2.5倍以上。我一想，有道理呀！！是不是JTAG时钟太快了。ila在工作时，波形来不及往里打，结果JTAG就什么都抓不到了。赶紧调整ila模块时钟，把时钟调到100MHz。这下，瞬间OK了。。

简直崩溃呀。不得不吐槽xilinx的设计。。这个ila完全可以按照双口RAM的模式来设计，存入的数据满足一定量后，再通过JTAG上传。

 

下面转载一个帖子。这个帖子也说了这个问题。

https://blog.csdn.net/jm123jmjm/article/details/60857920