转：SystemVerilog——不学习它的理由

 转自： http://blog.ednchina.com/riple/52255/message.aspx

    想要学习SystemVerilog已经很久了。曾经尝试通过Accellera网站上给出的LRM学习，怎奈内容众多，找不出入手点和重点，只能望而却步。虽然手头有三本SystemVerilog方面的书：《SVA应用指南》，《SystemVerilog验证方法学》和《高级验证方法学》，但是难成系统。第一本只给出了SystemVerilog在断言方面的应用，详细实用但是不全面；第二本给出了SystemVerilog在验证领域的应用，详细全面但是过于高级而不实用，很难作为入门教材；第三本也给出了验证领域的应用，详细但是不够全面，也有高级而不实用的问题。 riple

    十一放假前，从图书馆借来了两本书：SystemVerilog for Design 和SystemVerilog for Verification。利用放假的“娱余时间”通读了两本书的前言部分和前一本书的各个章节。通过读这两本书的前言部分，我对SystemVerilog有了一些整体的认识；通过读第一本书的各个章节，我对SystemVerilog的细节有了一些初步和不成熟的认识。 riple

    随着这些认识而来的是两种相反但是不矛盾的想法：不应该学SystemVerilog和应该学SystemVerilog。 riple

 

    现在来说说为什么不该学SystemVerilog。 riple

    从Verilog到SystemVerilog的发展过程来看，两种语言都有其产生的必要性。Verilog在上世纪80年代中期产生，解决了当时一万门以上设计面临的种种问题，Verilog的产生带来了门级设计到RTL级设计的变革，接下来的近20年，随着设计规模的扩大，Verilog也在不断的演变和扩展，但是抽象层次