Embeded_FPGA的博客

为了保证 PLL 相移的稳定，我们需要在 PLL 启动后做个延时的复位，设计中可以参考下面 Verilog 代码，这里需要 PLL 的 areset 或 pfdena 引出，通过复位信号控制。如果使用 USB-Blaster 通过 AS 接口在线烧写配置用 SPI FLASH，由于 AG10K 的 DCLK、nCSO、ASDO 管脚并未输出三态，因此需分别串接 1KΩ 电阻，使得 USB-Blaster 驱动能力高过这些管脚的输出能力，且 DCLK 时钟降低频率，即可实现正常烧写和配置。

AGRV2K CPLD是低成本的CPLD。该瞬时接通、非易失性 CPLD 系列面向通用和低密度逻辑。逻辑密度为采用LQFP-100（AGRV2K100）和LQFP-64（AGRV2K64）封装的2K逻辑元件。内置联合测试行动小组 （JTAG） 边界扫描测试 （BST） 电路与 IEEE Std. 1149.1-1990 的投诉。可编程压摆率、驱动强度、总线保持、可编程上拉电阻、漏极开路输出、施密特触发器和可编程输入延迟。提供可编程的快速传播延迟和时钟至输出时间。提供每个器件的 PLL、时钟倍增和相移。

AG272 CPLD是低成本CPLD。这种即时，非易失性CPLD系列针对通用和低密度逻辑。逻辑密度为272个带有LQFP-100封装的逻辑元件。—低成本低功耗CPLD—即时，非易失性标准兼容体系结构。—全局时钟网络中最多有4条全局时钟线驱动整个设备。—提供可编程的快速传播延迟和时钟至输出时间。—为每个器件提供PLL，时钟乘法和相移。—UFM支持高达256 Kbit的非易失性存储。...

AG256 CPLD是低成本CPLD。即时，非易失性CPLD系列针对通用和低密度逻辑。逻辑密度为256个逻辑元件，采用LQFP-100封装。低成本低功耗CPLD 即时，非易失性标准兼容体系结构。全局时钟网络中最多有4条，全局时钟线驱动整个设备。提供可编程的快速传播延迟和时钟至输出时间。UFM支持高达256 Kbit的非易失性存储。支持3.3V，2.5V，1.8V和1.5V逻辑电平可...