Xilinx MIPI CSI-2 RX核的使用

首先说明一下，Xilinx的MIPI IP都是授权使用的，为了简化MIPI的使用，Xilinx目前推的都是一体化的设计方式，如CSI-2 Receiver Subsystem，CSI-2 Transmitter Subsystem，DSI Transmitter Subsystem，结合了CSI-2，DSI和物理层D-PHY，本文主要描述CSI-2 Receiver Subsystem；

CSI-2 Receiver Subsystem
CSI-2 Receiver Subsystem要同时满足CSI-2接口接收标准和D-PHY接口标准，Subsystem从符合CSI-2接口标准的camera接收图像，然后以AXI4-Stream流的方式输出;支持1-4lanes输出，线速率范围从80Mbps至2500Mbps,不同系列、不同等级的FPGA芯片允许的最大速率不一样，要去核查相应的芯片手册说明；输出数据类型支持RAW,RGB和YUV，用得最多的格式为RAW，输出支持1，2，4 pixels 每时钟单元，4K视频传输上为了节约带宽，多使用2pixels 每时钟单元；通过AXI4-LIte接口进行配置，可选择不同的功能项；

video Format Bridge在IDE配置时可选择，实际上接收子系统有包含有三个子核，分别为MIPI DPHY、MIPI CSI-2 Controller及Video Format Bridge，虽然CSI-2 Controller每一个lane接收8-bit数据，数据通过PPI传输，但实际上lane管理模块总是从PPI接收处理32-bit数据；当选择不同的输出格式及每一时钟输出不同的像素个数，输出数据接口宽度也会随之变化； 在使用过程中有两点需要注意：
1、7系列的FPGA和Ultrascale+系列FPGA在接口连接上不同，Ultrascale+ MIPI接口可以指定，只要分配在HP接口上，注意的是时钟和数据接口在排列关系上最好是顺序的，这样数据延迟最小；7series一般接口分配都是固定的；
2、Ultrascale+系列接口连接时直接分配lane，不用管MIPI的低功耗时钟，高速时钟，低功耗数据端口，高速端口等，xilInx已经在集成IP上解决；但是7 series FPGA 接口没有满足电气特性的接口，时钟分配上会有clk_hs,clk_lp两种，数据上会有data_hs,data_lp两种，和外设摄像头进行接口连接时，需要外接芯片进行接口转接；