asic闲杂读书笔记（转）

=》伪路径：STA认为是时序失败，而设计者认为是正确的路径。 =》顶层模块中若出现中间逻辑，DC就不能把子模块中的逻辑综合到最优化。 =》设计中若既要用到上沿，又要用下沿，应分模块设计。最好在顶层中对clock做一非门，这样，整个时钟都用同一个沿，便于综合。 =》将关键路径逻辑和非关键路径逻辑放在不同模块，保证DC对关键路径模块实现速度优化，对非关键路径实现面积优化。同一个模块，DC无法实现不同的综合策略。 =》reg的非阻塞赋值要加单位延迟，但异步复位可不加。 =》内部总线不要悬空，在default状态，要把它上拉或下拉。 =》什么是point-to-point exception ： 一个reg的输出到另一个reg的输入的路径不能在一个周期内完成。 =》门控时钟gated clock通常不在模块级代码中使用。可以借助Power Compiler生成，或者在顶层产生。 =》在设计中，如果要使用内部时钟，可以考虑使用多个时钟。因为使用内部时钟的电路要加到扫描连中比较麻烦，降低了可测性，也不利于使用约束。 =》时序设计的本质就是满足每一个触发器的建立/保持时间要求。 =》异步电路的核心逻辑用组合逻辑实现，极容易产生毛刺。 =》从asic设计观点看，同步电路比异步电路占用更多资源。 =》asic设计四个基本原则：（1）面积和速度的平衡与互换。（2）硬件原则。（3）系统原则。（4）同步设计原则。 =》基本设计思想与技巧：（1）乒乓操作。（2）串并转换。（3）流水线操作。（4）数据接口的同步方法。 =》数字电路分两类：运算型和控制型。运算型电路以数据通路设计为主，以控制逻辑设计为辅，其中数据通路大体决定电路性能，控制逻辑决定设计的对错。控制型电路以控制为主，控制逻辑比较负责，往往数据通路分支很多，但运算逻辑比较简单，如uart，i2c，cpu等。常见的饮料机、交通灯、电梯控制等，只有控制逻辑没有数据通路。 =》多媒体应用处理器Multimedia Application Processor，有时也直接叫AP，是在低功耗cpu的基础上扩展音视频功能和专用接口的超大规模集成电路。MAP要求低功耗，小体积，高性能。工作模式分全软件和全硬件，其中全软件往往采用cpu+dsp的模式，全硬件是把dsp要实现的部分功能以专门的电路实现，采用cpu+专门电路的模式。 =》普通手机的核心是一个语音压缩芯片，称为基带处理器。发送时对语音进行压缩，接收时解压缩，传输码率只有未压缩的几十分之一。 =》不同时钟域信号间的同步方法：（1）寄存器打两拍，多用于单bit信号。（2）握手。（3）异步fifo。 =》门控时钟极易产生毛刺，形成假时钟，引起误操作。 =》门控时钟会对扫描连的形成带来问题。 =》门控时钟在低功耗设计中会用到。比如某一个功能块工作时，只给此模块时钟，其他模块的时钟就可以停掉，减小功耗。 =》不要在RTL级中使用门控时钟。要用就放在顶层，或用power compile生成。 =》设计时，应该将时钟和复位信号隔离成单独的模块，好处：（1）其他所有模块将可以采用标准的时序分析和扫描连插入技术。（2）将违反编码规范的地方限制在一个小的范围内。（3）有利于对这些电路开发特殊的测试策略。 =》当setup time和hold time都违例时，在保证电路功能的前提下，一定要fix哪个？一定要fix setup time。因为hold time不满足可以通过加buffer 解决，setup time不满足小则出现亚稳态，大则影响电路运算结果。此时需要考虑setup time不满足的data_path能否压缩，或者设置multi_cycle来进行解决。 =》对于dff1 + comb_logic + dff2 这种结构进行时序分析时，建立时间要满足：Tc->q max + Tlogic max + Tsetup < Tcyle。保持时间要满足：Thold < Tc->q min + Tlogic min 。 =》什么是CTS ？ Clock Tree Synthesis。目的是使时钟尽量在同一时刻去驱动所有的触发器。因为有的reg距离clk源比较远，需要好多cycle才能到达，只靠连线的话，无法保证时钟到达reg的相位相同，可以加入偶数个buffer进行延时。buffer的作用还可以增加驱动能力。 =》SVT ？ Silicon Verification Testing