FPGA笔记

FPGA

FPGA工具

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FPGA标志参数

参数	描述
Tclk->q = 1ns;	寄存器延时
Thold = 1ns;	保持时间
Tsetup = 1ns;	建立时间
–	–

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FPGA 电路

1. 结构：查找表LUT，本质是RAM。将电路所有的结果写到RAM中去，然后根据输入查表来给出输出。而CPLD是基于E2PROM来实现的，掉电程序不会丢失。

3. Latch //锁存器，电平触发。危害：电平触发非同步设计受布线延迟影响较大，可能会有毛刺，另外让时序分析变得复杂。原因：不是看else是否补全，而是组合逻辑电路有保持电路，q = q。

4. Flip-flop; // 芯片设计中特指D触发器

5. 回环电路。组合逻辑电路是不可以有回环的，举例加法器，会无限制的加和振荡，值不能确定。

6. FPGA 毛刺产生的原因，主要在于组合逻辑电路各路信号到达时间不一致，导致计算的信号并不是最终的信号，输出端立即输出的信号会有毛刺出现。时序逻辑电路这样的问题出现的概率会比较小，受时钟偏移skew的影响可能会有。
   

7. Clock Skew ; // 时钟偏移 ，同一时钟产生的多个子系统之间的信号差异。原因在于硬件结构，分为FPGA内部和PCB外部走线。图见CSDN。

9. Clock jitter; // 时钟抖动。两个时钟周期的不同，原因在于时钟晶振的不稳定。图见CSDN收藏。

CDC（跨时钟域 clock domain crossing）

本质：两个时钟的相位不协调。
解决办法：尽可能使用同步电路，来满足建立时间和保持时间的要求，规避问题。
可能导致的结果：分为组合逻辑电路，和时序电路两种电路，三个情况。

• glitch(毛刺)

  • 原因，组合逻辑电路本身容易产生glitch，跨时钟域异步采样会放大组合逻辑的缺点，采样到毛刺，产生误操作，同步电路影响不大，只要在毛刺稳定之后就可以采样。
  • 解决办法：跨时钟域时，DFF输出，DFF输入，避免组合逻辑电路。
    

• Metastability亚稳态问题：

  • 本质：采集到信号边沿电平，而信号边沿是未稳定逐渐上升的的电平。
  • 解决办法：多达一拍或几拍，保证采集到正确的信号。
    

• convergence：同步电路稳态信号随机时钟偏移导致的问题。解决办法：格雷码，让单个信号变化。
  

• reset 的同步释放。要保证复位信号异步输入，同步释放。
  检查的三个步骤，1、结构性检查，即有没有做打拍或者异步处理。2、时序检查，快时间域信号要满足低时间域的采集条件。3、Jitter 检查，增加Jitter，看后端的鲁棒性是否满足。

10. 亚稳态由同步器来消除的，跨时钟域的地方，加足够的保护。****是异步处理，主要有两类四种方式，单片机的处理方式，1、增加控制信号，使能状态下数据信号不许发生跳变，2、增加握手信号（ack）。FPGA的处理方式，1、两次或多次打拍,，让边沿信号稳定。2、FIFO。
    

11. 竞争和冒险？

12. 同步复位和异步复位

• 差别：代码方面敏感列表是否有reset_n信号，有的是异步复位，没有的是同步复位。异步复位，只要有复位信号来，就立即复位。

always @(poseage clk or negedge rst_n) // 异步，复位信号不受时钟影响
always @(poseage clk)  // 同步

• 应用场景：同一个时钟域中，稳定电路模块内部电路，用同步；不稳定电路，用异步，主要是接口电路。

13. FIFO：使用场景是不同时钟域之间的数据传输，或者是不同数据位宽的数据匹配。

时钟周期约束？

Veribog 语法

1. wire、reg型：always中都是reg 型，之外的都是wire.

2. 从硬件角度出发，即具有真正现实意义的电路图出发，而不是仅仅从语法的角度能满足就可以了。

3. 输出端要D触发器（<=,有时钟），不要组合逻辑（=）。

4. 4段状态机，学习一下状态转移部分。

5. 阻塞和非阻塞赋值，通常应用场景中，是组合逻辑电路都是阻塞，时序逻辑电路都是非阻塞，只要规定好了就行。阻塞是顺序执行，类似单片机。非阻塞是同时执行，更能发挥FPGA 的能力。

6. 小数点不用表示，约定哪些位是整数，哪些位是小数即可。

7. 完全综合，将所有的情况都展开。

8. 有效值设定
   8.条件代码

Assign add_cnt = vld_i;
Assign end_cnt = add_cnt  && cnt == 188- 1;  // 有效值判断
Assign rden = add_cnt && cnt == 4-1;  // 有效值判断

9. for循环仅仅是复制代码的作用，不要乱用。用来例化模块。
10. x和z，x是不关心，在条件判断语句中不判断，是语法层面的。Z是高祖态，只用于管脚而不用于FPGA内部电路。
11. if 和 case 很相似，但是本质上是差别的。if 是级联的，如果有多个elsif ,那么就是多个选择器级联，是有优先级的。而case 语句是没有优先级的。实际速度有差别，但是差别极小。

算法

1. 跨时钟域处理，单bit 信号，多次打拍处理，要求高频率信号域要保持多个拍，保证低时钟域能够采到。multibits信号，通常会FIFO处理。
2. 序列规律和块的对应，一个规律对应一个always块。看起来更清楚。例见明德扬09090003.
3. 最大频率，计算关键路径（最大延时路径）。没怎么听明白clock skew。例见明德扬09090004.
4. 不一定是代码越少，硬件就越少。语言终归还是要归到硬件上。
5. 测试点，要在写代码的时候就要记录下来。特殊数字，最大数、最小数，0，边界值，会不会发生溢出或者其他错误。
6. 参数化设计：本质在于能否找到规律，如果有规律，将规律用参数表示。参考明德扬课程面试题目篇连续例化。
7. 多项选择，本质是两输入选择器，然后组合起来形成多输入选择。
   
8. verilog 实现crc 计算。？？？

硬件资源优化

1. 使用的乘法用移位操作来代替。比如乘2的话就是向左移两位。即使不是整数，也可以以用移位和加减法来实现。现在的综合器已经足够智能，能够自动做出转化，所以常数的乘法可以直接写。

	assign b = a*127;
	assign b = (a<<8) - a;	// 左移8位相当于乘128，然后再减去一个a;

但是如果是信号，那么尽量将信号的乘法转化为2的N次方。
a0.1231024/1024，这时除法只需要做右移就可以。
同时除法也要尽量避免，它的资源消耗大于乘法。如果必须使用，尽量使用2的N次方来移位操作。
2.