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RSS订阅原创 怎么更改vivado生成log和jou的目录
有一次不知怎么的改为默认路径D，但是后面就一直在d盘生成log和jou文件，今天发现修改快捷方式属性可以修改回来。
2023-09-23 21:08:04
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原创 vivado本地的工程管理 - tcl保存工程和重建工程，为git提交做准备
其中，vivado工程在01，源文件hdl，xdc在02，生成的tcl在05，modelsim用的tcl也在scripts。打开时候进入当时的prj的目录,，例如 cd {D:\Project_FPGA\Isp_test_k7\01_Prj}此方法，简单方便，准确。用vivado生成，不用自己每次照着add或inport，有时候出点怪问题，还很难解决。现在vivado到了2022.2后，很大，提交和保持很费空间。宝贵的服务器资源很浪费。（不同的分支在其它地方讲，此处不提）1: 约定本地建立如下文件夹目录。
2023-09-23 20:52:49
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原创 ddr3 仿真 &几个报错处理 - Warning - Carriage return (0x0D) is not followed by a newline (0x0A).
4：修改sim_tb_top.v文件，把自己ddr读写的工程加入，替代原xilinx的example_top。1： 建立axi/非axi工程，右键点击ddr-ip，选择输出xilinx官方仿真工程。3： 将官方仿真模型文件和sim_tb_top.v拷贝走。
2023-08-30 09:14:58
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原创 vivado 在线调试
（2）需要综合并set up debug： Run Synthesis --> Set up debug -->如果有误，需要选择时钟域 -->采样深度，ok。1：ila 比较方便，而且可以仅仅定义一个probes，但是把宽度加多，随后想看什么信号都{}大括号拼合起来，很方便。（1）在观察的信号前面添加(* MARK_DEBUG="true" *)，；2：markdebug，从ise转来的工程师很喜欢。
2023-08-30 08:40:19
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原创 vivado2020.1 & modelsim 2020.4 联合仿真出错个例
1： 安装了vivado2020.1 &modelsim 2020.4，设置tools选择仿真工具是modelsim后，可以打开。那么就把独立modelsim仿真的工程文件夹，在xx.sim\sim_1的wordk文件夹和.mpf文件删掉。3：那么尝试修改modelsim.ini，方法就是把生成库里面modelsim.ini相关地方拷贝到modelsim安装目录下的modelsim.ini对应地方（此文件该地方是空的）首先vivado和modelsim是有版本关联的。
2023-08-25 11:45:46
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原创 4.1.1. VDES终端四层架构模型
在VDES终端中：物理层负责VDES原始比特流在物理介质上的传输和接收，对信号进行调制、传输时的滤波/整形、接收时的放大、滤波、时频同步、解调和解码。 链路层：根据G1139建议书,VDE通信分为VDE-TER(VHF波段数据交换-岸基通信业务:VHF Data Exchange-Terrestrial)和VDE-SAT(VHF波段数据交换-卫星通信业务:VHF Data ExchangeSatellite)两种业务,这两种业务遵循统一的VDES通信协议架构, 但是在链路层的实现上是两...
2021-08-06 09:52:41
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原创 1.1.2. 标准 AM 波调制与解调的原理
标准 AM 波调制与解调的原理 Matlab仿真代码如下:(注意：载波信号太密，为了显示方便，已经拉开。 使用：axis( [xmin xmax ymin ymax] ) 设置当前坐标轴 x轴 和 y轴的限制范围)...
2021-04-30 16:39:52
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原创 用MATLAB进行余弦信号频谱分析
平时常用，就写下来备份%本文将以余弦信号为例，用MATLAB进行数字信号频谱分析%主要使用了fft函数与fftshift函数，并对结果作出分析。%产生余弦信号以作频谱分析：%余弦信号y=cos(2π*f*t)；%信号频率为f=10Hz；%时宽:1s%采样率为fs=100Hz；%MATLAB程序：%=================1clear all;close all;B=15; %信号频率为fs=100; %采样率为fsN...
2021-04-30 09:08:17
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原创 通信知识点- 1 调制
调制 调制:调制：就是对信号源的信息进行处理加到载波上，使其变为适合于信号传输的形式的过程，就是使载波随信号而改变的技术。 一般来说，信号源的信息（也称为信源）含有直流分量和频率较低的频率分量，称为基带信号。基带信号往往不能作为传输信号，因此必须把基带信号转变为一个相对基带频率而言频率非常高的信号以适合于信道传输。这个信号叫做已调信号，而基带信号叫做调制信号。调制是通过改变高频载波即消息的载体信号的幅度、相位或者频率，使其随着基带信号幅度的变化而变化来实现的。而解调则是将基带信号从载波中提取出...
2021-04-30 09:01:44
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原创 vivado2018.3 打开原理图闪退-- 解决办法
vivado2018.3 打开原理图闪退-- 解决办法：不用vivado图标打开软件--》打开工程而是：将常用工程发快捷方式到桌面，点击“***.xpr - 快捷方式”直接打开。偌大个公司，各种bug。。。。...
2020-02-05 12:04:29
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原创 Ultra Edit64修改TAB键为4个空格
一般地，公司开发规范里面都会定义verilog的.v编辑时候的开始是4个空格。那么ue64位应该这样设置：高级–设置–编辑器–自动换行/制表符设置–然后勾选“用空格代替制表符”，制表站值 "4"，缩进空格 "4";如下图所示：...
2020-02-03 11:42:08
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原创 Vivado2018.3 中调用 UltraEdit 方法
在vivado2017.4里面是Tools-->Setting-->Text Editor 然后“C:\Program Files\IDM Computer Solutions\UltraEdit\uedit64.exe [file name]-[line number]”在vivado2017.3里面要删去“-[line number]”...
2020-02-03 10:27:08
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原创 FPGA实现千兆网UDP通讯-1
近来要写一个udp的通讯，如下图所示：需传输数据--》UDP协议的数据+需传输数据--》IP协议的数据+UDP协议的数据+需传输数据--》前导码+MAC协议的数据+IP协议的数据+UDP协议的数据+需传输数据--》在RJ45可以量到的波形数据链路层到PHY之间的MII有好些种类：MII GMII RGMII SRGMII。在使用中需要注意使用哪一种：在硬件设计时候，...
2019-12-12 14:54:19
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原创 xilinx的vivado ip生成时候globe和out ofcontex per ip选项区别
在使用xilinx的vivado生成ip时候，有一个globe和out ofcontex per ip的选项，如下图：那么，选择哪一个呢？1： globe ---IP生成的文件将会和其他的用户文件一起进行综合2：out of context per ip--脱离上下文的模式，仅需要综合一次，且生成.dcp (design checkpoint)文件，工程要用到IP的时候，只需从.d...
2019-12-10 14:10:08
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原创 Xilinx FPGA引脚官网以及导入Excel编辑
在工程中，不可避免地需要分配管脚和经常查阅引脚信息，所以将Xilinx FPGA引脚相关信息整理：xilinx官方，关于fpga管脚的网址如下：https://china.xilinx.com/support/package-pinout-files.html可以看到现有全系列。以7A35T为例：找到对应封装芯片，点击下载，得到文件“xc7a35tfgg484pkg.txt”：...
2019-11-25 09:14:15
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原创 FPGA 学习 -001 ：verilog 语法：localparam、parameter `define
verilog 语法：localparam、parameter `definedefine，是宏定义，全局有效。则在整个工程都是有效parameter，参数，可以由调用者修改参数值。localparam，本地参数，调用者不可修改。注意： `define+name+参数 （之后不加；）`define 与localparam和parameter最大的区别就是`define 可以跨文...
2019-10-25 11:39:04
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原创 imx6-缘起
今年接到一个任务，最后选型用了imx6，因为飞思卡尔（NXP）供货周期长，据说可以有15年。 预计会有原理图设计，pcblayout，uboot，bsp编写，操作系统还未最后确定用安卓还是linux，该产品的应用软件编写。看来需要好好学一下。 写这个博客，为了记录自己从0学习imx6过程，也为了方便其他人查阅，和借鉴，倘若有些许用处，也算善事吧！ 开工！
2018-01-18 11:34:29
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空空如也
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