FPGA 学习 -001 ：verilog 语法：localparam、parameter `define

verilog 语法：localparam、parameter `define

define，是宏定义，全局有效。则在整个工程都是有效
parameter，参数，可以由调用者修改参数值。
localparam，本地参数，调用者不可修改。

注意： `define+name+参数   （之后不加；）

`define 与localparam和parameter最大的区别就是`define 可以跨文件传递参数；parameter只能在模块间传递参数；而localparam只能在其所在的module中起作用，不能参与参数传递。

 

例如：

  `define                           uart_state_SENDNUM            20     //注意不加；不能忘记" ` "
    localparam                  uart_state_SENDNUM  =  8'd20     ;//