vivado 在线调试

本文讨论了ILA(In-SystemDebugger)与MarkDebug在Verilog设计中的使用,强调了ILA的便捷性,尤其是通过单一probe定义,但提到了MarkDebug需要额外设置标记和调试配置的过程。
摘要由CSDN通过智能技术生成

1:ila 比较方便,而且可以仅仅定义一个probes,但是把宽度加多,随后想看什么信号都{}大括号拼合起来,很方便。

2:markdebug,从ise转来的工程师很喜欢。但个人觉得不方便:

(1)在观察的信号前面添加(* MARK_DEBUG="true" *),;例如ddr中

    (*mark_debug="true"*)wire ui_clk;
    (*mark_debug="true"*)wire ui_rst;

(2)需要综合并set up debug: Run Synthesis --> Set up debug -->如果有误,需要选择时钟域 -->采样深度,ok。

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