关于setup time和hold time的一个总结

最新推荐文章于 2022-11-30 17:49:41 发布
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原文链接：http://www.cnblogs.com/mebey/p/9202362.html
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对于D触发器，有3个重要相关参数，即setup time 、hold time 和最坏情况下的传输延时tc-q。

setup time 即在时钟翻转之前数据输入（D）必须有效的时间。

hold time 即在时钟边沿之后数据输入必须仍然有效的时间。

假设建立时间和维持时间都满足，那么输入端D处的数据则在最坏情况下的传播延时tc-q(相对于时钟边沿）之后被复制到输出端Q。

在同步时序电路中，对时钟激励做出响应的开关事件是同时发生的。运行的结果必须等到下一个时钟翻转才能进入下一级。时序电路工作的时钟周期T必须能容纳电路中任何以及的最长延时。

假设一个逻辑最坏情形的延时等于tplogic,而他的最小延时——也称为污染延时（contamination delay）——为tcd

寄存器的最小传播延时（或污染延时）为tcdregister

时序电路正确工作所要求的最小时钟周期T为：T>tc-q+tplogic+tsu

时序的另一个约束时对寄存器维持时间的要求：tcdregister+tcdlogic>thold

这一约束保证了时序元件的输入数据在时钟边沿之后能够维持足够长的时间，而不会因新进入的数据流而过早改变。

还有时钟的偏差和时钟的抖动。

时钟是需要驱动的，驱动的延时是不完全相同的，连线长短对应的时钟延时是不一样的。每个时钟到达的时间不是一定的

组合电路输出是当前输入的函数，时序电路输出是当前输入和之前输入的函数

转载于:https://www.cnblogs.com/mebey/p/9202362.html

STA新视角之Setup Time和Hold Time
fttftt1426的博客
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register-to-register模型 图表 1‑1 register-to-register模型 图表 1‑1是一个常见的register-to-register的模型。CLK是源寄存器（Source）和目的寄存器（Destination）的时钟源头，在SDC中一般用create_clock/create_generated_clock定义。 A点表示CLK的出口，B点表示源寄存器的CK端，C表示目的寄存器的CK端，D表示源寄存器的Q端，E表示目的寄存器的D端。在实际的电路实现（FPGA/AS.
setup time和hold time的计算
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04-16 6479
内容仅仅为了方便记忆，与原理无关
setup time和hold time
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04-20 6878
数字IC中的setup time和hold time
Setup time 和 Hold time
qq_43738791的博客
11-30 5970
Data Arrival time和Data Required Time是以Data的路径为基础，以时钟为参考。Data Arrival time 和 Data Required Time所表示的不是一段时间，而是时间上的点。顾名思义，前者是Data实际到达的时间点，后者Data需求（保持或者有效）的时间点。正如之前所说，Data Required Time是Data需求（保持或者有效）的时间点，所以要减去。同理，Data Required Time是Data需求（保持或者有效）的时间点，所以要加上。
一篇关于setup time和hold time的问答
highball的专栏
12-04 6561
Q： Can any body tell me 1) What causes HOLDVIOLATIONS in DESIGN. 2) How it effects DESIGN. 3) What changes need to be done to make DESIGN work.A1：A synchronous design uses FF devices. A FF device needs its data to be valid before and after rising
简述建立时间（setup time) 和 保持时间（hold time）
weixin_52487896的博客
07-04 1万+
建立时间和保持时间都是基于触发器而言，所以在了解建立时间和保持时间之前，需要对触发器进行分析，本文从D触发器（D-FF)结构原理上进行简述建立时间和保持时间，因为FPGA内部常用D触发器作为时序逻辑电路的记忆元件。......
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Eecourse的博客
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每日一题，快来解答吧~
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10-08
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set up time and hold time 简单解释（文末附上进阶版解释，需要一定模拟基础）
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setup time & hold time
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时间做减法，人生做加法——如何修复hold violation?
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08-28 3644
上一期介绍了setup violation的修复，这次我们来讲讲hold violation。 相比setup来说，hold的修复要简单得多。同样地，我们先来回顾下hold time的定义。 hold time（保持时间）检查的是数据不能传输太快，太快会影响前一次数据的锁存。如下图所示： 用公式简单表示为 Tlaunch为launch clock path delay Tcapture为capture clock path delay Tdp为data path delay 详细公式可以查看下列文章 【
对Setup time 和Hold time计算关系的理解
limanjihe的专栏
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http://write.blog.csdn.net/mdeditor http://write.blog.csdn.net/mdeditor 有个著名的笔试题,这样说道：时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min，该触发器的数据输出延时为Tco。组合逻辑电 路最大延迟为 T2max,最小为T2min。假设D1在前，D2去采样D1的数据（实际就是对图2的文字描述），问
setup time和hold time的周期问题
weixin_30892889的博客
08-31 1587
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FPGA/IC基础知识
花信风的博客
12-29 4191
1、简述建立时间和保持时间 建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间Th（hold）：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 关于上升沿触发器如何需要建立时间和保持时间的详细解释：https://www.cnblogs.com/ylsm-kb/p/9129699.html 2、简述触发器和锁存器之间的差别 锁存器对电平信号敏感，在输入脉冲的电平作用下改变状态。 ...
静态时序分析之建立时间setup time和保持时间hold time
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1、概念： 建立时间（Tsu：set up time）　　 　　是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被稳定的打入触发器，Tsu就是指这个最小的稳定时间。 保持时间（Th：hold time）　　 　　是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被稳定的打入触发器，Th就是指这个最小的保持时间。 触发器延迟时间（Tco：CLK-to-Q dealy of FF）　 　　触发器输出的响应时间
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