setup time和hold time的计算

已于 2022-04-20 00:46:57 修改
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文章标签： fpga开发
于 2022-04-16 23:30:12 首次发布
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本文链接：https://blog.csdn.net/sddhyl/article/details/124222558
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本文详细解释了FPGA开发中的Setup时间（Tsu）和Hold时间（Th）概念，包括它们的计算方法和重要性。还讨论了时间偏移Clock Skew，并给出了Setup Slack和Hold Slack的计算公式。当出现Setup或Hold违例时，文章提出了修复策略，如改变时钟周期、优化组合逻辑延时、调整时钟偏移、更换逻辑单元以及插入锁存器等方法，以确保系统时序正确性。
摘要由CSDN通过智能技术生成

（以下内容仅仅为了方便记忆）

Setup time： Tsu 建立时间  时钟沿到来之前数据稳定不变的时间 

Hold time： Th 保持时间 时钟沿到来之后数据稳定不变的时间

watermark,type_d3F5LXplbmhlaQ,shadow_50,text_Q1NETiBAc2RkaHls,size_12,color_FFFFFF,t_70,g_se,x_16             watermark,type_d3F5LXplbmhlaQ,shadow_50,text_Q1NETiBAc2RkaHls,size_17,color_FFFFFF,t_70,g_se,x_16

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时间偏移Clock Skew: Tskew=Tc2-Tc1

一般来说data arrive time＞data require time（上面一段时间长，下面一段时间短）

Tsu＜Tc2-（T

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sddhyl
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