memory型变量

对于reg型数据，其赋值语句的作用就如同改变一组触发器的存储单元的值。在verilog中有许多构造用来控制何时或是否执行这些赋值语句。这些控制构造可用来描述硬件触发器的各种具体情况，如触发条件时用时钟的上升沿，或用来描述判断逻辑的细节，如各种多路选择器。

verilog HDL通过对reg型变量建立数组来对存储器建模，可以描述RAM型存储器、ROM存储器和reg文件。数组中的每一个单元通过一个数组索引进行寻址。在verilog语言中没有多维数组存在。memory型数据是通过扩展reg型数据的地址范围来生成的。其格式如下:

reg[n-1:0] 存储器名［m-1:0］;

在这里，reg［n-1:0］定义了存储器中每一个存储单元的大小，即该存储单元是一个n位的寄存器;存储器名后的［m-1:0］则定义了该存储器中有多少个这样的寄存器;最后用分号结束定义语句。

举例reg[7:0] mema[255:0];

这个例子定义了一个名为mema的存储器，该存储器有256个8位的存储器。该存储器的地址范围是0到255。