Quartus 18.1设置testbench详细步骤打开modelsim

最新推荐文章于 2024-04-04 20:41:37 发布

花椒且喵酱

最新推荐文章于 2024-04-04 20:41:37 发布

阅读量2.2k

点赞数

分类专栏： FPGA 文章标签： verilog fpga fpga开发

本文链接：https://blog.csdn.net/Harry_CHL/article/details/119462328

版权

FPGA 专栏收录该内容

22 篇文章 3 订阅

订阅专栏

本文档介绍了如何在完成Verilog代码后编写测试 bench（TB）文件，并使用Modelsim工具进行设置。示例中展示了如何创建一个名为Led的模块，连接输入和输出信号，并在TB中设置时钟和复位条件，以测试pll单元。最后，提供了在Modelsim中新建工程并配置的步骤。

摘要由CSDN通过智能技术生成

这篇文章主要讲述的是tb编写完成后，如何去设置

对如下代码（pll只是一个例子）先写一个tb文件

module Led(
input clk,
input rst,
output clk0,
output clk1,
output clk2,
output clk3,
output clk4
);
pll pll_u(
		  .inclk0(clk),
		  .areset(~rst),
		  .c0(clk0),
		  .c1(clk1),
		  .c2(clk2),
		  .c3(clk3),
		  .c4(clk4)
);

endmodule

tb代码如下


`timescale 1 ns/ 1 ps
module Led_vlg_tst();
// test vector input registers
reg clk;
reg rst;
// wires                                               
wire clk0;
wire clk1;
wire clk2;
wire clk3;
wire clk4;                 
Led i1 (
	.clk(clk),
	.clk0(clk0),
	.clk1(clk1),
	.clk2(clk2),
	.clk3(clk3),
	.clk4(clk4),
	.rst(rst)
);
initial                                                
begin                                                                           
        clk=1'b0;
		rst=1'b0;
		#10 rst=1'b1;                                  
$display("Running testbench");                       
end                                                    
always                                                                
begin                                                  
        #5 clk = ~clk;                                                                      
end                                                    
endmodule