verilog做十进制计数器的时候。一定要用阻塞赋值

最新推荐文章于 2023-11-29 16:39:32 发布

hbhzwj

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本文链接：https://blog.csdn.net/hbhzwj/article/details/5219558

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本文通过一个十进制计数器的Verilog实现，阐述了阻塞赋值（=）与非阻塞赋值（<=）的区别。在计数过程中，使用非阻塞赋值会导致计算顺序问题，从而产生错误结果。而改用阻塞赋值后，计数结果正确，确保了变量更新的即时性。

摘要由CSDN通过智能技术生成

在做本实验的过程中，深切感受到阻塞赋值=和非阻塞赋值<=的差别。

reg flag1;

always@(posedge signal)

begin

if (clk_10k) begin

flag1 = 1;

//freq = freq + 4'd2;

//adapt(freq,freq);

//freq <= cnt;

cnt_high = cnt_high + 28'd2;

if (cnt_high[3:0] > 4'd9) begin

cnt_high[3:0] = cnt_high[3:0] - 4'd10;

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