笔记
文章平均质量分 53
工作中的小问题笔记
hemlok
这个作者很懒,什么都没留下…
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verilog可用的FSDB dump命令
【代码】verilog可用的FSDB dump命令。原创 2024-02-18 10:43:48 · 1879 阅读 · 0 评论 -
svn设置文件可执行属性
当在版本库中设置了这个属性,任何检出(checkout)或更新(update)操作将会保留文件的可执行位,这意味着在Unix-like系统中文件会具有可执行权限。现在,checkout或up这个文件,该文件都将保留可执行权限。首先,需要在命令行中定位到你的工作副本目录。SVN中,文件的属性可以通过。原创 2024-01-29 09:27:07 · 659 阅读 · 0 评论 -
MESI和MOESI协议
MESIMOESI原创 2023-11-14 15:35:14 · 214 阅读 · 0 评论 -
systemverilog 带参数宏转字符串
↑很明显不能直接使用变量来放进宏里面去转。原创 2023-11-13 14:47:08 · 609 阅读 · 0 评论 -
LPDDR5 linkecc学习
JESD209-5B中,link-ecc仅仅是一个可选的功能;另外,即使器件支持link-ecc功能,在WCK小于等于1.6GHz(≤ 3200Mbps)的情况下,也没必要支持(从这个描述可以看出,link-ecc主要是用来解决链路传输失效)。原创 2023-10-23 12:11:54 · 1759 阅读 · 0 评论 -
vscode自定义代码段系统变量
使用$name或可以插入变量的值。当变量未设置时,插入默认值或空字符串。当变量未知(即变量名未定义)时,插入变量名并将其转换为占位符。原创 2023-10-07 09:59:05 · 639 阅读 · 1 评论 -
uvm_is_match和uvm_re_match
这个很好理解,即正则表达式匹配字符串;如果匹配成功,uvm_re_match将返回0, 否则其他值均为匹配失败;原创 2023-09-28 11:50:20 · 1019 阅读 · 0 评论 -
LPDDR5/5X BG mode,8B mode和16B mode
LPDDR5/5X 器件,协议上支持多个bank架构可静态配置;配置在MR3:模式说明协议要求速率要求BLBG模式每CH 4BG, 4BALPDDR5/5X>3200MbpsBL16 & 328B模式每CH 8BALPDDR5任何速率BL3216B模式每CH 16BALPDDR5/5X<=3200MbpsBL16 & 32。原创 2023-09-25 16:05:44 · 3069 阅读 · 2 评论 -
LPDDR5 BL/n学习
LPDDR5和DDR协议有些不同,BL/n协议上定义为Effective Burst Length,见下表:原创 2023-09-25 10:07:53 · 1820 阅读 · 2 评论 -
LPDDR5/5X x8 mode和x16 mode
x8模式,顾名思义即一个通道只出8bit DQ。优点:DQ IO数量更少,减少封装尺寸;同样DQ IO功耗也会低一半;缺点:DQ IO数量更少,带宽也小一半;总结:适用于小面积,低带宽的应用场景。原创 2023-09-25 09:33:02 · 918 阅读 · 1 评论 -
UVM factory机制注册宏一览
my_ext ext;string str;endclass。转载 2023-09-23 11:45:47 · 573 阅读 · 1 评论 -
C语言使用结构体访问寄存器
一个简单的DMA, 寄存器如下所示;原创 2023-09-01 08:53:29 · 263 阅读 · 1 评论 -
SystemVerilog中运算符的优先级
以下是SystemVerilog中运算符的优先级列表,按照从高到低的顺序排列:***/%+->>=原创 2023-08-22 11:03:03 · 2467 阅读 · 1 评论 -
SystemVerilog的readmemh函数
每行表示一个十六进制数,可以有可选的地址指定。函数中,每一行开头是可以指定地址的。你可以在每一行的开头使用地址值,后跟一个冒号(:),然后是十六进制数。函数将文件"Example.hex"中的地址及对应的十六进制数存储到。这样,文件中的十六进制数据将被读取并存储到内存数组中的相应位置。在上述示例中,每一行的开头都有一个地址值,后跟一个冒号。函数将读取该文件并将地址及对应的十六进制数存储到内存中。函数将文件中的数据读取并存储到内存中。将存储地址1对应的十六进制数,依此类推。将存储地址0对应的十六进制数,原创 2023-08-22 11:17:23 · 2249 阅读 · 1 评论