systemverilog 带参数宏转字符串

已于 2024-01-16 15:26:56 修改
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分类专栏： 笔记 文章标签： 硬件架构
于 2023-11-13 14:47:08 首次发布
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版权

不带参数的宏

`define MY_PATH harness.U_DUT
$display(`"`MY_PATH`"); //"harness.U_DUT"

带参数的宏

`define MY_PATH(num) harness.U_DUT_``num
int four = 4;
$display(`"`MY_PATH(four)`"); //"harness.U_DUT_four"

↑很明显不能直接使用变量来放进宏里面去转

很多人会使用这种笨方法：

case(four)
    0: $display(`"`MY_PATH(0)`");
    1: $display(`"`MY_PATH(1)`");
    2: $display(`"`MY_PATH(2)`");
    3: $display(`"`MY_PATH(3)`");
    4: $display(`"`MY_PATH(4)`"); //"harness.U_DUT_4"
endcase

其实，利用sv的字符串处理函数，还有一个骚操作：

$display($sformatf($sformatf("%s", `"`MY_PATH(%0d)`"), four)); //"harness.U_DUT_4"
hemlok
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system verilog 宏
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