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另一种可能是，burst buffer的数据内容，本身就是IO gating送出来的wire线直连，所以不需要消耗时间；上表可以看出，DDR协议基本上所有频点都有一个5ns的绝对时间要求，对于1600这种低频（core 时钟频率也更低）来说，绝对时间更大，我们可以看出，这是由于DRAM core内部的一些处理达不成4nCK的要求导致的。首先，从逻辑上讲，DDR协议中绝对时间的时序参数，往往都和器件或者工艺物理因素有关系，比如tREFI是依照电容器漏电时间而定的，tRFC是器件刷新电容器的物理时间而定的；

以DDR4 3200为例，tCCD_S是4nCK， tCCD_L是5/0.625 = 8nCK，倘若所有的读都处于同一行，则命令间隔是8nCK，对于DQ线来说，有4拍在传输burst8的数据，有4拍是空闲的。，DDRC的设计最简单的方式就是RRCBBC(rank - row - col - bank - bank_group - col)映射，把bank插在col中间，每burst8的数据量，即切换BG，这样才能达到最大的带宽。当然，为了均衡各个场景的带宽，实际的DDRC地址映会做的更加复杂。