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RTL学习记录四(VHDL)
一、门电路二、组合逻辑电路三、触发器四、时序逻辑电路原创 2022-01-16 19:24:37 · 283 阅读 · 0 评论 -
RTL学习记录三(VHDL)
一、有限状态机有限状态机由状态寄存器、次态逻辑和输出逻辑组成。有限状态机的结构图:原创 2022-01-15 21:00:55 · 564 阅读 · 0 评论 -
RTL学习记录二(VHDL)
一、顺序描述语言二、并行描述语言三、时钟信号描述方法原创 2022-01-11 23:14:24 · 1305 阅读 · 0 评论 -
RTL 学习记录一(VHDL)
1、RTL中有并行语句和顺序语句:并行语句包括:信号赋值语句、进程语句、原件例化语句顺序语句包括:if语句、case语句、loop语句、null语句等2、VHDL的基本结构:library ieee;use iee.std_logic_1164.all; #库说明entity dff1 is port(clk,d:in std_logic; q:out std_logic);end dff1;原创 2022-01-11 00:27:41 · 930 阅读 · 0 评论