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mapping file分类

转自：Physical implementation —— LEF and DEF_zhuangdk的博客-CSDN博客_lef文件和def文件的区别 https://blog.csdn.net/zhuangdk/article/details/111669164LEFLEF 是Library Exchange Format 的首字母缩写，是C 家物理库的描述格式。LEF 分为tech lef 跟cell lef 两种，不论是哪个阶段的工具要使用lef 都必须先读入tech lef 再读入..

1、site 的类型，大小和方向2、cell的大小，cell对应的site3、cell中pin的大小，出pin层，pin的方向

1、load oas文件：open layout file2、调整depth3、选择对应的工艺和metal层数4、Start RVE

其实不管是setup还是hold check，关键问题在于找到endpoint的capture edge。hold check是用capture edge去check同一级launch edge，setup check用capture edge去check前一级的laucnch edge。

trailing edge：clock的第二个沿leading edge：clock的第一个沿^：如果在输入pin上，指该pin的输入edge为上升沿；如果在输出pin上，指该pin的输出edge为上升沿；v：如果在输入pin上，指该pin的输入edge为下降沿；如果在输出pin上，指该pin的输出edge为下降沿；create_clock -name ck1 -period 4 -waveform {0 2}create_clock -name ck2 -period 4 -wa.

http://blog.eetop.cn/home.php?mod=space&uid=1582944&do=blog&id=6187009&uid/1582944/action/viewspace/itemid/6187009/php/1

物理验证是芯片physical signoff必须做的一项工作，类似timing signoff阶段要用PrimeTime来进行时序收敛。目前业界公认采用Mentor Graphics公司出品的Calibre工具，它提供了高效的DRC，LVS和ERC的解决方案，同时支持层次化和Flatten模式的检查方式，大大提高了整个验证过程的效率。DRC检查DRC检查是指工具基于Foundary提供的...

时序弧，是针对cell而言的。如果两个pin的时序之间存在因果关系，这种时序关系称为时序弧，主要分为定义时钟延迟和定义时序检查。cell的timing arc定义在lib中，net没有timing arc，net的延时由RC模型计算得出。...

不同的晶片和不同的批次之间，MOSFETs参数的变化范围比较大。为减轻设计困难度，需要将器件性能限制在某个范围内，并报废超出这个范围的芯片，来严格控制预期的参数变化。工艺角即为这个性能范围。[1]5-corner model：5-corner model有5个corners：TT，FF，SS，FS，SF。前后两个字符分别对应NMOS和PMOS。其中TT是指typical corner。Ty...

1、global skew和local skewglobal skew：the difference between the longest and shortest clock pathlocal skew：the worst skew between launch and capture registers of timing paths2、sink pin、ignore pin、...

1、ddc文件：由逻辑综合生成。用于在synopsys工具的后端设计，即使用在ICC2/ICC。包含Gate-level netlist、constraint.sdc和scan_def.def文件。2、def文件：design exchange file。是各大EDA进行数据交互的文件格式。由DC（Design Compiler）生成。包含scan_chain的布局信息。要在ddc文件生成之前...

器件延时的定义器件延时数据是根据物理库中实际版图的RC参数，结合晶体管级的理论参数模型，经过集成电路仿真程序（SPICE）仿真，并考虑不同输入信号的转换时间（transition time）和输出端的负载变量而建立的数据表。器件延时表示信号通过一个逻辑门所经历的时间，反映了门对输入信号变化响应的快慢。通过输入信号电压变化的50%到输出信号电压变化50%所需要的时间来定义门延时的大小。器件延...

在Makefile中我们经常看到 = := ?= +=这几个赋值运算符，那么他们有什么区别呢？我们来做个简单的实验新建一个Makefile，内容为：ifdef DEFINE_VRE VRE = “Hello World!”elseendififeq ($(OPT),define) VRE ?= “Hello World! First!”endififeq ($(...

port，连接外部的管脚的称呼。Port 一般指的是一个多个和外界链接的集合，一般我们的叫法单个port 就是你当前design 对外的接口，当你的design 变成其他人的hard macro 时候，这些物理上的terminal 就变成了pin。[1]pad是Passivation opening，pad在芯片内部。ic内部的net要引到ic的外部做封装，但因为线的宽度太细，不能承受焊接的压...

feedthrough：馈通feedthrough path：in 直接到out 的path ， 摆放mem 的时候要注意 规避feedthrough 比较密集的地方。[1][1]http://bbs.eetop.cn/forum.php?mod=viewthread&tid=632027&highlight=feedthrough...

TNS：total negative slack总的负时序时间之和，即小于0的slack之和WNS: worst negative slack最差的负时序THS：total hold slack总的保持时间的负时序之和WHS：worst hold slack最差的保持时间的负时序slack如果为正值，说明达到了设计时序要求；如果为负值，说明没有达到设计时序要求。...

assign处理的net需要remove或者切换成buffer。原因：一条net有两个ports对应，即便在PR阶段不出问题，在calibre做lvs验证的时候也会出问题的，因为从电路网表的角度上也是讲不通的。所以要用buf来隔开处理。[1][1]http://bbs.eetop.cn/thread-460172-1-1.html...

1、设置placement blockages时，出现以下警告，并且blockages设置不上。原因是什么？答：重新跑了一遍floorplan，问题解决了。但是问题出现的原因没有找到。很迷呀。这个东西。2、route后出现short，如何进行修复？(1)设置routing_blockage 或者routing_guide，再次进行route(2)如果short地方不多，将sho...

1、利用shielding来解决时钟线串扰，除了占用布线资源、增加clock delay外，还有什么负面影响？2、互连线的delay和互连线的slew有没有关系？slew就是transition time。这样来讲互连线应该是没有transition or slew的概念的。（求指正）3、flip-chip的IO pad摆放。Rock：有的flip-chip io ring在四周，...

ground bound：地弹。指芯片内部“地”电平相对于电路板“地”电平的变化现象。当器件输出端由一个状态跳变到另一个状态时，地弹现象会导致器件逻辑输入端产生毛刺。对于任何形式封装的芯片，其引脚必会存在电感电容等寄生参数，而地弹现象就是由引脚电容引起的。[1]对于高速高密度电子系统，由于增加的时钟频率和边沿跳变率，以及持续减小的供电电压与电压容限使地弹噪声越来越明显，影响电源和信号的完整...

1、DEF文件：If the site names used in the DEF file do not match the site names defined in the technology file, use the -convert_sites option to specify the site name mapping.scandef文件：The IC Compile...

1、preCTS和postCTS主要clock skew和build clock的方法不同。postRoute主要受SI的影响，timing会变的稍差，可以用postroute opt进行修复，减少下crosstalk的影响。[1]2、假设有两个时钟，原始为clka，生成的时钟为clkb，在没有时钟树的网表中，clka的network latency会自动传递到clkb上吗？clkb的l...

1、In regular backend flow with only one functional mode SDC, please explain timing closure methodology/issue/fixes in pre-CTS, post-CTS and post-Route stages.在只有一个function SDC的普通后端流程中，对于pre-CTS, post...

1、ICGIntegrated clock-gating (ICG) cellclock gating is a common technique for reducing clock power by shutting off the clock to modules by a clock enable signal. clock gating functionally requires...

名词解释：PVT：process（工艺制程），voltage（工作电压），temperature（工作温度）RC corner：TLU+MMMC：multi mode multi cornerOCV：on-chip virationconstraints：mode/SDCWCBC：worst case best casescenario组成：scenario=PVT...

floorplan流程：http://www.360doc.com/content/18/0104/17/48293593_719051935.shtmlhttps://blog.csdn.net/u010170039/article/details/77833671https://blog.csdn.net/ytzlln/article/details/808434...

utilization：利用率，标准单元的面积=（预估的gate count x 每个gate的面积）/ utilizationtapcell：CMOS中用以消除latch up效应加入的n型 or p型阱。decapcell：去耦单元placement blockage：用以约束cell摆放routing blockage：用以金属线是否从此地走过boundary cell：...

spef（standard parasitic exchange format）是集成电路设计流程中EDA工具间传递互连线寄生参数的标准媒介文件。SPEF可以描述多种互连线寄生模型，还建立了信号skew，延迟计算语言和名称映射等功能。1、文件及设计的基本属性定义。命令关键字皆以*开头。IEEE 1481-1999为标准。T、C、R、L基本单位的定义。*DESIGN_FLOW可以告诉我们SPEF...

placement阶段：1、row有方向吗？Stdcel放到row上，为什么和方向有关系？答：row有方向。coarse placement时，给每个stdcel找到一个最近的合法（legal）的位置，即让所有的stdcel到放到row上，并和site对齐，包括方向和位置。通常相邻的row会相互abut并flip，这样相邻的site就可以共用power线，节省power绕线资源。2、解...

1、spare cell备用cell，共流片时进行function eco和metal eco使用。使用方法：add_spare_cellsadd_spare_cells -cell_name spare1 -lib_cell {AND2 OR2} -num_instances 2502、level shifter电平转换单元。该单元主要用于多电源多电压（MSMV）技术中，...

（一）时序库文件有若干不同的格式：1、liberty：synopsys定义开发，通常以lib作为扩展名。为保证不同情况下每个单元时序数据的精简性，liberty文件采用查表（lookup table）的方式选择最符合单元真实情况的时序信息。2、TLF：cadence定义开发，由ASCII格式表示。3、ALF：提供了库原件、技术规则和互连模型的建模语言。（二）定义PVT条件[1]、以...

时序查找表lib中首先创建了名为driver_waveform_template的table，下面利用这个template建立了一个look-up table。index_1为input_net_transition，index_2为normalized_volage。其对应关系为： index_1：input_net_transition index_2：normali...

@@1、下面是第一个真正的问题：Why power stripes routed in the top metal layers? 为什么电源走线选用最上面的金属层？难度：11.高层更适合global routing.低层使用率比较高，用来做power的话会占用一些有用的资源，比如std cell 通常是m1 Pin 。2. EM能力不一样，一般顶层是低层的2~3倍。更适合电源布线。顶层金...

芯片在生产过程中，由于外界条件和生产条件的变化，比如PVT，可能会产生不同的误差从而导致同一晶圆上不同区域上的芯片里的晶体管速度变快或者变慢，并因此产生corner概念。一、OCV介绍（on chip variation）：同理，同一块芯片上的晶体管也会有变快或者变慢的现象，因此产生了OCV的概念。OCV在path上设置统一的derate，悲观度较高。derate数值是指对launch...

1、如何写出floorplan中macro的摆放脚本？2、pin的摆放？3、zroute是什么？zroute包含五个routing engines：global routing，track assignment，detail routing，ECO routing，routing verification。4、technology file包含的内容5、6、rout...

1、IDSAT 正比于 w/l, l 是沟道长度,即poly(gate 的线宽) 是一个工艺节点的特征尺寸. w 是宽度(AA 的宽度).[1](1)cell的track不一样，比如7T和9T：7T 9T：l 是一样的，只是w的差别，大的速度快，leakage 也大。功耗(动态和静态都大)也大。面积也大。7T 9T是以track进行区分。7T表示std cell的高度范围内可以走7条线。(...

-->uniquify_fp_mw_cel：唯一化。为了在布图时进行时钟树综合，需要唯一化DC中的网表。此操作为设计中多次例化的子模块生成唯一的模块/实体定义。原因：1.存在于这些模块内的触发器需要连接到时钟源，而把时钟树连接到这些模块需要单独的时钟连线名。2.物理上要求这些模块有单独的位置。-->current design $design name：确认当前顶层设计--&g...