![](https://img-blog.csdnimg.cn/20190918140012416.png?x-oss-process=image/resize,m_fixed,h_224,w_224)
+ 后端实现原理
每天一个小脚印
深耕自己
展开
-
timing inversion温度翻转效应
但是在先进工艺下,std cell延时在低温时反而随温度的降低而增大,这就是温度翻转效应。所以最差的延时可能出现在温度最高的时候,也有可能出现在温度最低的时候。但迁移率的减小作用相较于Vth的减小作用更大,所以延迟随温度的升高而增大,随温度的降低而减小。当温度增加--->晶格散射增大,少数载流子增多--->迁移率u减少。随着工艺尺寸的减小,在短沟道工艺中,供电电压更低,所以Vgs更低。当温度降低--->迁移率u增大。当温度增加--->Vth减小。当温度降低--->Vth增大。Cox:单位面积栅氧化层。转载 2022-12-29 09:51:22 · 1389 阅读 · 1 评论 -
LEF和DEF内容
转自:Physical implementation —— LEF and DEF_zhuangdk的博客-CSDN博客_lef文件和def文件的区别 https://blog.csdn.net/zhuangdk/article/details/111669164LEFLEF 是Library Exchange Format 的首字母缩写,是C 家物理库的描述格式。LEF 分为tech lef 跟cell lef 两种,不论是哪个阶段的工具要使用lef 都必须先读入tech lef 再读入..转载 2022-03-03 08:23:40 · 13913 阅读 · 0 评论 -
修hold的方法
首先在pr中保证hold没有太大的violation,然后进入eco流程放在PT中修:1、size cell2、插buffer3、跳线4、5、原创 2021-12-21 21:00:37 · 1998 阅读 · 0 评论 -
genus main command
Synthesis step can be split to three step:Elaborate: create a generic netlist that is to be synthesized. This command include four steps: builds data structures; infers registers in the design; performs higher-level HDL optimization, such as dead code re原创 2021-11-19 16:43:28 · 567 阅读 · 0 评论 -
clock synthesis
史上最全的数字IC后端设计实现培训教程(整理版)一 how to build clock tree二 clock tree structure, advances and disadvances三 how to judge the quality of clock tree?合理的时钟结构能够加速Timing收敛(时钟树综合中级篇)clock tree latency最短skew最小Duty Cycle:rise delay == fall delayUncommon原创 2021-11-15 08:32:14 · 663 阅读 · 0 评论 -
isolation cell、levelshifter
可能存在A域关掉了,然而B域仍在工作的情况,但是B域是需要A域的输出信号作为输入的。这是必须在给所有的边界输出信号加入 isolation cell (ISO)。ISO的作用就是在电源关掉之后,可以保证输出的信号在一个确定值(1或0),这样下一级B就不会因为输入了不定态而出现错误。作为设计者也必须在一开始就明确哪些信号要传输到另一个电源域,并且知道对于接收信号的模块,应该是用1还是...原创 2021-11-07 21:47:43 · 1493 阅读 · 0 评论 -
tie cell
1、为什么需要tie cell?tie cell的作用是什么?2、tie cell在连接VDD or VSS时是否需要插入buffer?https://www.cnblogs.com/ASIC-Horizon/p/10105322.htmltie cell原创 2021-11-07 21:47:04 · 2909 阅读 · 4 评论 -
PT分析中的PBA和GBA
pba mode ( path based analysis for sta )_zt5169的博客-CSDN博客PBA(Path Base Analysis)想说爱你不容易(静态时序分析基础篇)_IC拓荒者的博客-CSDN博客时序分析基本概念介绍<PBA>_Tao_ZT的博客-CSDN博客...原创 2021-10-16 23:52:36 · 2302 阅读 · 0 评论 -
synthesis 中的target library和link library
target library:real library model from foundrytarget library是综合和优化使用的std cell library,包含timing power name function load等信息。target_library使用在"compile"过程中,用来生成工艺相关的门级网表。Design Compiler根据PPA的要求选择逻辑门去满足设计功能和时序的要求。link library:link是Design Compiler ”resolv转载 2021-10-13 16:02:17 · 1794 阅读 · 0 评论 -
lef 内容
1、site 的类型,大小和方向2、cell的大小,cell对应的site3、cell中pin的大小,出pin层,pin的方向原创 2021-10-12 15:51:22 · 1015 阅读 · 1 评论 -
setup timing violation and hold timing violation in same path
method:1、切换memory VT2、切换path上cell的VT3、插入negative latch4、early clk5、加长common path6、减小net delay一、首先需要确认出现这种violation的原因。两条path是否真的是同一条path。还是只是endpoint和startpoint点相同。如果只是endpoint和startpoint相同,分path处理即可。参考:设计中可能会同时发生setup和hold的violation么? -原创 2021-09-30 15:30:40 · 1547 阅读 · 0 评论 -
overflow 计算公式
[1]innovus user guide原创 2021-08-25 10:43:07 · 844 阅读 · 0 评论 -
scenario 中rc corner理解
typical: This refers to the nominal values for interconnect resistance and capacitance.Max C:Min C:Max RC:Min RC:references:原创 2021-06-19 15:27:26 · 898 阅读 · 1 评论 -
terms definition in power analysis
Activity means the probability of a particular net in design switching from 0 ->1 or 1 -> 0 in one clock cycle.Duty Cycle means the probability that a signal net has the value of 1. For instance, if signal of a net is 1 for 2ns in the total simu...原创 2021-05-31 23:42:50 · 1563 阅读 · 0 评论 -
setup和hold检查逻辑
其实不管是setup还是hold check,关键问题在于找到endpoint的capture edge。hold check是用capture edge去check同一级launch edge,setup check用capture edge去check前一级的laucnch edge。原创 2021-03-23 11:01:53 · 6683 阅读 · 6 评论 -
followpins
followpins,常也叫做power railFollowpins形成standard cell的供电网络,与芯片core里面的power stripe相连。也就是说,follow就是stdcell的上下两条VDD和VSS。原创 2020-03-27 22:42:08 · 760 阅读 · 0 评论 -
DRO cell
目前了解到的:1、stdcell dro摆放在core中心的位置2、memory dro摆放在相应的一组memory中间,abutted其中一个memeory的位置3、DRO用的VT type需要进行检查4、min distance between DRO group...原创 2020-03-27 21:15:11 · 288 阅读 · 0 评论 -
LEC 检查
lec:等效逻辑检查logic equality check,用于检查网表在综合前后或布线前后的逻辑等价性。S家执行LEC的工具为synopsys formality;C家执行LEC的工具为cadence conformal。http://news.eeworld.com.cn/mp/Icbank/a61555.jspx...原创 2020-03-24 12:38:27 · 13164 阅读 · 0 评论 -
TCD cell
TCD (Test-key Critical Dimension) CellFAB工厂定位检测用,防止工艺偏差。A TCD cell is placed at every 2mmX2mm square。The TCD structure is required to be placed at regular intervals throughout the chip.It could ...原创 2020-03-09 16:04:21 · 3063 阅读 · 0 评论 -
VBB和VPP
VBB:基极电源电压,用于双极晶体管的共基极。VPP:编程/擦除电压。原创 2019-12-24 15:51:15 · 3811 阅读 · 1 评论 -
添加IO buffer的作用
IO buffer:使用方法:attachIOBuffer主要是指放置在block level的port附近的buffer,可以起到增强port的吸引力的作用,提高一下port的驱动能力,防止block外面的wire太长,而使得计算delay不准。IO buffer只加在input port上,不加在output port上。防止工具出现不能精确计算的情况;怕漏掉constrain...原创 2019-11-26 11:42:13 · 3961 阅读 · 5 评论 -
tie cell:tie high & tie low
tie cell的作用是为进行esd保护。The outputs of the TIEHI and TIELO cells are driven through diffusion to provide isolation from the power and ground rails for better ESD protection.对于上图,M1连接至高电位,栅极和源极连接在一起...原创 2019-11-20 16:07:15 · 15908 阅读 · 4 评论