【FPGA】优化设计指南（一）:设计原则

避免采用不可综合的语句

1.#1000延时语句
2.除法运算/，除非除数为2的整次幂
3.实数类型不可综合（real）
4.综上，使用可综合的HDL代码描述电路。先有电路，再写代码。RTL代码风格应和FPGA芯片结构匹配。

设计时采用同步的时钟

时钟组内的时钟必须有明确的相位关系。最常见的是MMCN/PLL生成的多个时钟，同为时钟组。
“Mixed-Mode Clock Manager”，即混合模式时钟管理器。这是一种在数字电路中用于生成和管理时钟信号的器件或模块。MMCM 在现代数字电路设计中非常常见，特别是在 FPGA（现场可编程门阵列）或 ASIC（应用特定集成电路）设计中。

MMCM 可以生成多个时钟信号，并且具有灵活的时钟分频、相位调整和频率合成功能，以满足不同电路模块对时钟信号的要求。因此，在时钟网络中，MMCM 经常用于生成不同时钟域内的时钟信号，确保这些信号之间具有明确的相位关系，以保证电路的正确功能和稳定性。

组合逻辑与毛刺

组合逻辑可能会产生毛刺的主要原因是信号传播延迟不一致导致的。在组合逻辑中，输出的状态取决于输入的状态，并且输出会在输入变化后立即更新。当输入发生变化时，如果其中一个输入信号变化比另一个输入信号早到达逻辑门，那么输出信号可能会出现短暂的不稳定状态，这就是所谓的毛刺。

毛刺通常是短暂的、