3.时钟管理单元
7系列FPGA最多可包含24个时钟管理带(CMT),位于时钟管理单元列,紧邻输入/输出列。每个时钟管理带由一个MMCM(Mixed-ModeClock Manager)和一个PLL(Phase-Locked Loop)构成,可实现大范围的频率合成、抖动过滤和改善时钟偏移的功能。两者的输入/输出端口 如 图 2-12 所 示 。 可 以 看 到 , 相 比 PLL , MMCM 多 了 PSCLK 、 PSEN 、PSINCDEC和PSDONE 4个和动态相位调整相关的端口,表明当使用动态相位调整功能时,只能用MMCM,而不能用PLL。同时,MMCM的输出时钟端口有CLKOUT0~CLKOUT6,且CLKOUT0~CLKOUT3有对应的反相时钟CLKOUT0B~CLKOUT3B。PLL只有CLKOUT0~CLKOUT5这6个输出时钟端口。
就频率合成而言,MMCM和PLL的工作原理是一样的。其内部均包含一个压控振荡器(Voltage Controlled Oscillator,VCO),用于产生高频时钟。每个输出时钟端口都有分频器,VCO的输出经分频器产生各端口需要的时钟。例如,输入时钟为100MHz,输出时钟为400MHz,
采用MMCM时,配置参数如图2-13所示。图中,CLKIN1_PERIOD等于10.000 , 意 味 着 输 入 时 钟 周 期 为 10ns