highhill520-CSDN博客

转载 tinyos环境安装

我用的是XP，第一步，我先在TINYOS的网站登记下载TINYOS安装包tinyos-1.1.0-1is.exe，你填写完 http://webs.cs.berkeley.edu/users/users.php?download=1 就可以下载了，不要担心有什么个人信息泄露，呵呵，毕竟如果你喜欢，你也想融入这个社区。文件都点大，142 MB (149,565,941 字节)。下载后按找默认

2006-11-16 23:38:00 1906 1

转载 TinyOS简介

0 && image.height>0){if(image.width>=510){this.width=510;this.height=image.height*510/image.width;}}" twffan="done" alt="" />TinyOS is an open-source operating system designed for wireless embed

2006-11-16 23:34:00 2408

转载设计一个低成本的无线传感器网络节点

设计一个无线传感器网络节点■ 中科院计算所徐朝农赵磊徐勇军借助SOC技术，无线传感器网络节点的体积就可以大大减小，应用领域和范围会不断扩大。计算机技术从诞生之日起就一直朝着小型化、智能化和操作简单化发展，而且其应用领域也在不断扩展并逐渐深入到我们的日常生活中，特别是近几年来无线传感网络技术的出现，更是将这一规律推向了极致。它正在悄悄地改变着信息产业的形态，并必将影响着我们工作和

2006-11-13 23:55:00 3396

转载 32个CPLD-FPGA论坛

FPGA/CPLD论坛里的一个帖子1. OPENCORES.ORG E3y+g C |Guest这里提供非常多，非常好的PLD了内核，8051内核就可以在里面找到。中国门户网站ixwT+w!M$eoEDA进入后，选择project或者由http//www.opencores.org/browse.cgi/by_category进入。EDA中国门户网站+_Eix Y0N1Od

2006-11-06 00:04:00 3946

转载 FPGA工作原理

一.查找表（Look-Up-Table)的原理与结构采用这种结构的PLD芯片我们也可以称之为FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。当用户通过原理图或HD

2006-11-03 23:04:00 3536 1

翻译 FPGA Adders: Performance Evaluation and Optimal Design

进位跳加法器（Carry-Skip Adder）进位选择加法器（Carry-Select Adder）carry lookahead adder 超前进位加法器链式进位加法器（Ripple-Carry Adder）对速度和时延的判断方法：obtain operational times from Xilinx timing-simulation softwarewe ea

2006-11-02 17:20:00 847

转载一款32位嵌入式CPU的定点加法器设计

来源：21IC中国电子网 / 作者：夏有为林正浩杨晓峰发表时间：2006-04-02 从CPU的指令执行频率上看，算术逻辑单元、程序计数器、协处理器是CPU中使用频率最多的模块，而加法器正是这些模块的核心部件，几乎所有的关键路径都与之有关，因而设计一种通用于这些模块的加法器是整个CPU设计中关键的一步。为此，笔者根据32位CPU的400MHz主频的要求，结合CPU流水线结构，借鉴

2006-11-02 16:47:00 1995

原创看ISE 8.2i 的一点总结

纯英文，看的偶剧痛苦。记下写关键部分。 the Tcl Console allows a user to enter Project Navigator specific Tcl commandsDesign SummaryThe Design Summary lists high-level information about your project, including over

2006-10-31 00:48:00 935

原创 chapter 2

刚新键一项目时显示说明：Project: Project Name: wtut_ver------名称 Project Path: D:/verilog/verilog/wtut_ver-----路径 Top Level Source Type: HDLDevice:-----硬件描述 Device Family: Spartan3 Device:

2006-10-31 00:45:00 576

原创 verilog 深入指南之charpter2

Schematic-Based Design 是有区别与chapter2的另一种描述方法？这章感觉没什么内容，好象是用画电路图的方式同样实现上一章功能，太麻烦了。不如编写HDL语言方便，不过作为了解，还是掌握了把~总算把完了，可没有很好理解：（补档：看到后面，知道这章其实了解一下就行了。谁会用画一大堆原理图，选一大堆元件，连一大堆线，设置N多参数的方式呢。只适合小规模

2006-10-31 00:41:00 561

原创 verilog 深入指南之charpter5

剧痛苦的一章。。。。。。。。。。。。。。。。Design Implementation（实现设计） is the process of translating, mapping, placing, routing, andgenerating a BIT file for your design. The Design Implementation tools are embedded i

2006-10-31 00:36:00 507

翻译 Overview of HDL-Based Design——从HDL开始设计的全过程

1.1 Overview of HDL-Based DesignThis chapter guides you through a typical HDL-based design procedure using a design of a runner’s stopwatch. The design example used in this tutorial demonstrates

2006-10-31 00:27:00 1415

翻译 Verilog note---overview 1--ISE使用流程

ISE使用流程1三种设计流程1.1 HDL Design Flow步骤： The HDL Design flow is as follows: Chapter 2, “HDL-Based Design”--------HDL语言描述（设计是关键） Chapter 4, “Behavioral Simulation”------行为仿真（功能仿真）

2006-10-31 00:25:00 853

转载 Top-level HDL Flow

You can use PACE™ for pin assignment at an early stage of the design cycle by starting with a top-level HDL design, as described in the following procedure: Select a top-level HDL (VHDL o

2006-10-31 00:23:00 514

转载 PACE DESIGH名词解释

Pinout and Area Constraints Editor (PACE™) is an interactive graphical application that you can use as follows: To view and edit location constraints for I/Os and global logic

2006-10-31 00:22:00 953

转载中国科学院近代物理研究所概况

中国科学院近代物理研究所概况中国科学院近代物理研究所创建于1957年，现已发展成为一个以重离子物理及其相关交叉学科为主要研究方向，相应发展粒子加速器和核技术的综合性研究所。 20世纪

2006-10-23 17:33:00 1136

原创利用FPGA着手设计

摘自：http://direct.xilinx-china.com/company/gettingstarted/index.htm利用FPGA着手设计何为FPGA？现场可编程门阵列（FPGA）是基于通过可编程互联连接的可配置逻辑块（CLB）矩阵的可编程半导体器件。与为特殊设计而定制的专用集成电路（ASIC）相对，FPGA可以针对所需的应用或功能要求进行编程。虽然

2006-10-21 09:25:00 710

highhill520的专栏