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Verilog
_IRONMAN_
有些人天生就是不一样的,即使在它们最穷困潦倒的时候,灵魂和品性依旧高贵。生活的不公和生活的艰辛从未成为他们作贱自己的理由。
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单精度浮点乘累加运算的FPGA流水线逻辑实现分析
在利用FPGA进行卷积运算时会大量用到乘累加单元,如果用定点的方式则逻辑实现相对简单,原因是定点的加法运算是利用组合逻辑电路来实现的没有时钟延迟,这就使得加法器的输出在下一个时钟采样沿到来时立即反馈到输入端,从而可以连续的相加并最终得到累加结果。这是定点实现的优势,但是对于精度要求较高的场合,定点的方式显然不能满足要求,所以采用浮点的方式是必须的。而我们知道浮点的乘法逻辑和加法逻辑输...原创 2020-02-18 14:48:44 · 2926 阅读 · 0 评论 -
单精度浮点数加法器FPGA实现------(异号相加)
在上一篇博客单精度浮点数加法器FPGA实现------(同号相加)中笔者介绍了单精度浮点数同号相加的FPGA逻辑实现,本次笔者将继续介绍异号相加的逻辑,下面给出verilog代码:module FP_ADD_diff_oper //不同符号的浮点数据相加( input wire MAIN_CLK, input wire [31:0] a, input ...原创 2020-02-17 12:13:05 · 2295 阅读 · 1 评论 -
单精度浮点数加法器FPGA实现------(同号相加)
笔者这些天在研究如何用FPGA实现浮点的乘累计运算,关于浮点的乘法可以调用现成的IP核,而浮点的加法虽然有现成的IP核,但是输出时钟延迟太大,以及将输出反馈到输入端时会使系统的主时钟频率急剧降低,使整个系统能够运行的速率很低,虽然笔者针对这一问题尝试了一些补救措施,比如在输出加一级reg进行缓冲,但是没有什么效果。无奈之下笔者选择了自己编写单精度浮点加法器逻辑,终于成功的解决了上述...原创 2020-02-17 12:00:45 · 3676 阅读 · 7 评论 -
关于Altera多通道FIR II滤波器使用详解
首先给出FIR II IP核的Avalon-ST接口的各信号定义以上是所有的信号线说明。下面我们打开FIR II IP核的界面首先我们在Filter Specifcation界面下,一般我们需要配置的是红色框1、2、3中的内容,其中红色框1是来设置通道的个数的这里我们有192个通道,红色框2是设置模块的工作频率的这里设置为96MHz,红色框3为设置单个通道的数据率的...原创 2019-08-10 20:25:13 · 3773 阅读 · 3 评论