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_IRONMAN_
有些人天生就是不一样的,即使在它们最穷困潦倒的时候,灵魂和品性依旧高贵。生活的不公和生活的艰辛从未成为他们作贱自己的理由。
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Altera FPGA的自定义IP核生成详解
在进行大型的FPGA开发时,通常需要一个团队的各个人员完成不同功能的逻辑的开发,为了方便最后的系统集成,通常需要将自身开发的部分逻辑进行ip封装,然后可以很方便的以ip核调用的方式嵌入到其它的逻辑当中,最终完成一个大型的FPGA项目的开发。本文以Quartus 16.1版本为例进行讲解,首先点击Tools->Qsys出现如下界面:然后在该界面上点击File->New Component出现如下界面:下面对里面的参数进行设置,首先是Component Type界面,按...原创 2021-05-11 20:20:30 · 2113 阅读 · 1 评论 -
Cyclone IV系列FPGA串口远程烧写详解
首先关于Cyclone IV系列的配置和远程系统更新需要阅读《Configuration and Remote SystemUpgrades in Cyclone IV Devices》这个手册,该手册在官网上可以找到。阅读这个手册可以了解到有关Cyclone IV的配置方式,如并行方式PS方式,串行方式AS这两种,以及主被动配置。还有就是配置的整个流程。这里笔者研究的是AS方式的主动配置,即通PC把配置文件通过串口发送到FPGA上然后FPGA通过一段小逻辑将接收到的文件写入到EPCS存储器里...原创 2020-09-22 16:26:10 · 5710 阅读 · 20 评论 -
单精度浮点乘累加运算的FPGA流水线逻辑实现分析
在利用FPGA进行卷积运算时会大量用到乘累加单元,如果用定点的方式则逻辑实现相对简单,原因是定点的加法运算是利用组合逻辑电路来实现的没有时钟延迟,这就使得加法器的输出在下一个时钟采样沿到来时立即反馈到输入端,从而可以连续的相加并最终得到累加结果。这是定点实现的优势,但是对于精度要求较高的场合,定点的方式显然不能满足要求,所以采用浮点的方式是必须的。而我们知道浮点的乘法逻辑和加法逻辑输...原创 2020-02-18 14:48:44 · 2931 阅读 · 0 评论 -
单精度浮点数加法器FPGA实现------(异号相加)
在上一篇博客单精度浮点数加法器FPGA实现------(同号相加)中笔者介绍了单精度浮点数同号相加的FPGA逻辑实现,本次笔者将继续介绍异号相加的逻辑,下面给出verilog代码:module FP_ADD_diff_oper //不同符号的浮点数据相加( input wire MAIN_CLK, input wire [31:0] a, input ...原创 2020-02-17 12:13:05 · 2297 阅读 · 1 评论 -
单精度浮点数加法器FPGA实现------(同号相加)
笔者这些天在研究如何用FPGA实现浮点的乘累计运算,关于浮点的乘法可以调用现成的IP核,而浮点的加法虽然有现成的IP核,但是输出时钟延迟太大,以及将输出反馈到输入端时会使系统的主时钟频率急剧降低,使整个系统能够运行的速率很低,虽然笔者针对这一问题尝试了一些补救措施,比如在输出加一级reg进行缓冲,但是没有什么效果。无奈之下笔者选择了自己编写单精度浮点加法器逻辑,终于成功的解决了上述...原创 2020-02-17 12:00:45 · 3681 阅读 · 7 评论