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时序约束
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学习时序约束相关内容
爱漂流的易子
这个作者很懒,什么都没留下…
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学习笔记------时序约束之时钟周期约束
用于axi处理的时钟是125mhz,这里就将该时钟命名为clk_125mhz,其他模式为了统一,也就使用了该名字去写代码,但是在于实际过程中,发现gen2的速度不够,改为gen3,这时候axi时钟就来到了250mhz,往往在调试的过程中,这个时钟的名字大家都不愿意时刻修改,造成了实际使用的250mhz时钟而时钟名字又叫clk_125mhz这样的误解。第二种就是用户使用逻辑生成的时钟。对于上述的这些时钟,工具会自动的根据其与输入时钟的关系自动推断出时钟周期、占空比,以及该时钟与输入时钟的相位关系。原创 2024-04-17 14:14:52 · 1236 阅读 · 0 评论 -
学习笔记------时序约束之步骤
这些时钟包括从全局时钟引脚进入的时钟,MMCM/PLL生成的时钟,高速收发器提供的时钟,以及用户逻辑生成的时钟。此篇记录FPGA的静态时序分析,在学习FPGA的过程中,越发觉得对于时序约束只是懂了个皮毛。使用他约束上述2-4步骤后,每一步都可以通过专用的tcl命令来查看约束是否生效,用以验证约束正确性和有效性。在学习时序约束之前,先学习一下时序约束的步骤,方便后续查看一个整体的FPGA工程是否完成了所有的时序约束。第二步,针对输入/输出延迟约束,可能会涉及虚拟时钟。本文摘自《VIVADO从此开始》高亚军。原创 2024-04-15 17:46:19 · 301 阅读 · 0 评论 -
学习笔记------约束的管理
这类路径起点模块和终点模块均为同一时钟驱动的时序逻辑(通常为寄存器,寄存器可以是SLICE中的,也可以是BRAM或者DSP48内部)。所以一个完整的工程往往会包含时序约束,物理约束,调试约束。此篇记录FPGA的静态时序分析,在学习FPGA的过程中,越发觉得对于时序约束只是懂了个皮毛。从图中可以看出,一个完整的时序路径由源时钟路径,数据路径和目的时钟路径三部分构成。简单来说,就是需要在FPGA芯片中的电路,从输入到输出的时间,要系统的时钟周期内完成。这四类路径中,最为核心的标记是2同步时序路径。原创 2024-04-15 16:59:21 · 520 阅读 · 0 评论 -
笔记------静态时序分析建立余量保持余量的计算
此篇记录FPGA的静态时序分析时序分析,他在我们FPGA开发工作中,非常的重要。今天首先来来看片内的时序分析,即片内寄存器和寄存器之间的分析。我们的开发工具是如何去分析的呢。对于时序分析,一个波形从一个节点到达另外一个节点,中间的过程会有延时,......原创 2022-06-16 17:38:07 · 3119 阅读 · 7 评论