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xilinx selectio
文章平均质量分 90
介绍了关于xilinx的SelectIO 资源
爱漂流的易子
这个作者很懒,什么都没留下…
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IDELAY输入延迟分析
最近调试的ADC的时钟和信号不同源了,导致采集的数据有时候会出现同一个位相反的情况。准备使用IDELAY来控制输入的数据信号,以保证采集到正确的数据。目录7系列FPGA资源介绍ILOGICInput delay resources(IDELAY)IDELAY2端口介绍IDELAYCTRL的原语结构使用和仿真VAR_LOAD模式VARIABLE模式VAR_LOAD_PIPE模式。7系列FPGA资源介绍7系列FPGA的IO资源非常丰富,包括以下内容组...原创 2022-04-09 11:55:43 · 3478 阅读 · 0 评论 -
UltraScale 架构 SelectIO 资源之IODELAY与IOSERDES仿真与使用
在调试超高速信号的时候,需要使用iodelay+iserdes来调试校准输入信号。例如外部某ADC采样率为5GHZ,外部ADC使用2.5GHZ的时钟去采集输入信号。为了实现采集,adc芯片使用了4个1.25ghz采样率的小ADC来采集。但是由于FPGA的工艺,在FPGA内部无法处理高达1.25ghz的信号。外部信号采用并行数据输入,在双边沿采集信号。输入随路时钟为625mhz的双边沿数据。但是对于一般的工程,内部时钟跑到625mhz对于FPGA的时序要求太高。原创 2024-04-07 10:39:57 · 1652 阅读 · 2 评论 -
Xilinx IDDR及ODDR使用和仿真
外部的数据在时钟的上下沿同时传输数据,我们可以使用IDDR原语将输入的单bit数据转化为2bit的数据输出。同时数据速率变为原来的二分之一。数据呈现到相同时钟边沿的FPGA逻辑中。与SAME_EDGE模式不同的是,数据在第二个时钟周期输出一对数据。与IDDR相反的是,ODDR将内部的2bit数据,转换为单bit数据输出。数据呈现到同一时钟边沿上的FPGA逻辑中。时钟的两个边沿 (CLK) 都用于以两倍的吞吐量从 FPGA 逻辑捕获数据。输出adc_dq_p,adc_dq_n。平台:Vivado2018。原创 2024-03-27 14:31:53 · 1076 阅读 · 0 评论