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xilinx的各类ip的使用
文章平均质量分 72
学习xilinx的各类ip
爱漂流的易子
这个作者很懒,什么都没留下…
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XILINX关于Multiplier乘法器 IP核的使用与仿真
速度优化使用乘法器原语来提高性能,面积优化使用mixture of slice和原语混合降低对DSP slice的使用。当两个输入操作数据都为无符号,且两个输入操作数都小于16位时,区域优化最有效。IP介绍乘法器,支持1到64位宽的输入和1到128位宽的输出。可以输入有符号和无符号数据。仿真tb,可以看到,在设置为延迟5个时钟周期后,计算结果保存在上。并行乘法器,用户自己输入A,B两个数据,乘法器输出计算结果。常系数乘法器,用户输入一个数据,乘以用户定义的一个常数值。平台:vivado21018.3,原创 2023-04-12 14:56:19 · 1740 阅读 · 0 评论 -
VIVADO关于VIO IP核(Virtual Input/Output)的使用
这里我们分析EEPROM控制模块,我们需要监视的地方就是EEPROM读出的数据,需要控制的是EEPROM读写开始使能,EEPROM读写类型,EEPROM读写字地址,EEPROM需要写入的数据。VIO它可以实时监控和驱动FPGA内部的信号,输入和输出端口的数量和宽度是可以设置的。因为VIO核心与被监控和驱动的设计是同步的,因此应用于设计的时钟约束也会应用于VIO。一般在VIO使用过程中同时可以伴随逻辑分析仪ila一起调试,这里我们在IIC_JFM24C512模块内部例化ILA采集信号。向地址1写入数据22。原创 2022-10-10 11:13:58 · 8340 阅读 · 2 评论 -
XILINX关于Adder/Subtracter加法器减法器 IP核的使用与仿真
Adder/Subtracter 模块可实现加法器 (A+B)、减法器 (A–B),以及可通过签名或未签名数据运行的动态可配置加法器/减法器。该功能能够以单个DSP48 slice方式实现,也能够以LUT方式实现。设置两个输入数据的数据位宽,设置计算方式为加法或者减法,设置数据输出位宽。仿真tb,可以看到,在设置为延迟4个时钟周期后,计算结果保存在输出端口上。第二页的配置主要是选型添加一些信号,这里值选泽勒时钟使能。控制通过添加器/减法器执行的操作(高=加法,低=减法)支持256位数据位宽输入。原创 2023-04-12 15:58:38 · 4864 阅读 · 0 评论 -
xilinx除法器的使用
被除数位宽2-17,除数位宽2-17(被除数和除数位宽之和限制在23位以内)支持无符号或二进制补码有符号数。-1+(-2),及255+254=509,(111111101),低八位就是-3的补码11111101。1+(-1),即1+255=256,(100000000),低8位就是0的补码00000000。例如8位无符号数就代表的十进制数的范围为[0,2^n-1]。-1,二进制补码为11111111.(代表无符号数为255)-2,二进制补码为11111110.(代表无符号数为254)原创 2024-02-19 09:51:00 · 1359 阅读 · 0 评论 -
Xilinx的FIR滤波器IP的设计与仿真
Number of Coefficient Sets多个系数集,对于多系数过滤器,单个.coe文件用于指定系数集。采样率为50mhz,通带起始频率为100KHz,阻带起始频率为1MHz。在经过一段时间的仿真后,我们看到通过模拟产生的正弦波数据的高频分量在FIR滤波器的作用下只保留了低频部分。采样率为50mhz,通带起始频率为100KHz,阻带起始频率为1MHz。这里我们选择coe文件,我们直接从matlab中生成的coe文件。CONFIG通道用于选择活动的滤波器系数集。同样的,选择输入数类型,数据位宽。原创 2023-10-24 08:00:00 · 1945 阅读 · 0 评论 -
问题记录:关于xilinx不同模式的fifo计数器
平台:Vivado2018.3.芯片:xcku115-flva1517-2-i (active)最近在学习的过程中总结了关于xilinx的不同fifo的计数器。关于不同fifo的计数器表现的特征不一致。特此记录一下。原创 2024-01-26 15:39:00 · 339 阅读 · 0 评论