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国内著名通信IC设计公司员工
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sv的automatic
实验 1 没有加automaticmodule tb;function void myfunc(input [7:0] x,input [7:0] y,output [15:0] z);$display(“x = %0d”, x);$display(“y = %0d”, y);$display(“z = %0d”, z); z = x + y - 1; $display("z = %0d", z);原创 2022-04-28 21:42:39 · 652 阅读 · 0 评论 -
task的input和output理解
1 input和output和funcion是一致的;另task可以加延时语句2 task也可以用return,用于退出task使用;###########################################################################################案例1module tb;task mytask(input [7:0] x,input [7:0] y,output [15:0] z);$display(“x = %0d”,原创 2022-04-27 22:32:24 · 1295 阅读 · 0 评论 -
function的input和output的理解
sv的function的input和output的理解原创 2022-04-27 21:33:44 · 897 阅读 · 0 评论 -
system verilog的竞争
module design_race;logic clk;logic rstn;logic [3:0] a;logic [3:0] b;int clk_cnt; initial begin clk <= 0; forever begin #5ns clk <= !clk; end end initial begin #10ns; rstn <= 1; #10ns; rstn <= 0;...原创 2022-04-23 11:12:58 · 170 阅读 · 0 评论 -
sv的一维数组
module tb;//一维数组initial begin int descend[5] = '{0, 1, 2, 3, 5}; descend[0:4] = '{4, 3, 2, 1, 0}; //int j = 0; foreach(descend[i]) $display("descend(%d) = %d", i, descend[i]); descend = '{5{6}}; for(int i = 0; i < $si...原创 2022-02-21 21:16:40 · 446 阅读 · 0 评论 -
sv的二维数组赋值
module tb;//二维数组initial begin int md[2][3] = '{'{0, 1, 2}, '{3, 5, 6}}; $display("old value"); foreach(md[i,j]) $display("md[%0d][%0d] = %0d", i, j, md[i][j]); md[2][3] = '{'{3, 5, 6}, '{1, 2, 3}}; //编译报错 $display("new value"...原创 2022-02-21 20:46:42 · 3096 阅读 · 0 评论 -
sv数据类型学习一
module tb;logic [7:0] logic_vec = 8'b1000_0000;bit [7:0] bit_vec = 8'b10000_0000;byte signed_vec = 8'b1000_0000;initial begin $display("logic_vec = %d", logic_vec); $display("bit_vec = %d", bit_vec); $display("signed_vec = %d", signed_vec)...原创 2022-02-20 21:46:37 · 327 阅读 · 0 评论