数字逻辑实验

最新推荐文章于 2024-07-11 18:38:05 发布
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新建一个文件并写上代码

先new一个project

写一下文件名

simulation这个地方记得改成Verilog HDL

 

再new一个这个

 然后就可以写代码了，注意module的名字要和文件名一致

 单击运行

创建testbench进行仿真测试

 创建vt文件

 在目录下寻找到这个vt文件并用记事本打开

 

 将vt文件添加进去

 

 

 

点这个运行model SIM

 关掉软件之后，如果下次还想打开，直接打开这个就行了

小菜vegetable
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