FPGA实例化GT-etherthnet

最新推荐文章于 2024-02-17 22:48:55 发布
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文章标签： fpga开发
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在FPGA的工程过程中，在实例化GT的网络通信IP的时候，需要实例化8路通信，占用2个FPGA的bank，每个bank有差分的输入时钟，此时设计的方案是只给1个bank输入差分时钟，2个bank共8路共用这个bank的时钟，

在完成代码阶段后，编译和实现的过程中，发现输入的差分时钟无法同时驱动2个bank的时钟，提升的错误信号如下：

可以理解为输入的差分时钟gt_refclk_n在2个bank的IP中驱动了2个IBFDS_GTE4的模块，网上查找资料，

Vivado Error：[Place 30-602]IO port ‘InClk‘ is driving multiple buffers.解决方法_[place 30-602] io port 'sys_clkp' is driving multi-CSDN博客

一个输入的时钟如果驱动2个以上module，每个需要经过BUFG，此处2个GT的IP，每个内部都实例化了IBUFG，现在修改为其中一个IP内部实例化IBUFG，然后把实例化的IBUFG的输出时钟，输出给另外的bank模块

ime2224
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《27个FPGA实例源代码－VHDL》是一个极具价值的学习资源，它涵盖了27个使用VHDL编程语言实现的FPGA（Field-Programmable Gate Array）设计实例。FPGA是一种可编程逻辑器件，允许用户根据需求自定义电路结构，广泛...
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bingbang0703的博客
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出现类似的错误表示的是，一个时钟接入了两个锁相环中，这是在fpga中不允许的，如果是你时钟不够用了的话，可以修改一下两个锁相环的位置让其形成串联，通过一个锁相环之后，将输出信号再接入另一个锁相环去生成其他时钟即可！特别注意的一点是：有的IP核（DDR MIG）会自带锁相环，当你把时钟接进去它会先经过锁相环，在操作IP核，所以遇到这种的同上一样的操作就可以避免。
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Jackie
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